| 一种具有2-bit/cycle结构的400-MS/s 8-bit逐次逼近型模数转换器设计 |
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| 引用本文： | 代国宪,陈迟晓,叶凡,任俊彦.一种具有2-bit/cycle结构的400-MS/s 8-bit逐次逼近型模数转换器设计[J].复旦学报(自然科学版),2014(4). |
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| 作者姓名： | 代国宪 陈迟晓 叶凡 任俊彦 |
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| 作者单位： | 复旦大学专用集成电路与系统国家重点实验室; |
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| 基金项目： | 国家高技术研究发展计划(863计划)(2013AA014101)资助项目 |
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| 摘 要： | 设计了一种高速的逐次逼近型模数转换器(Successive Approximated Register Analog-Digital Converter,SAR ADC),与传统SAR ADC相比,该ADC除了采样电容阵列,额外使用了一个辅助数模转换器(Auxiliary Digital-Analog Converter,AUX-DAC)来实现2-bit/cycle.系统设计的SAR ADC使用了一个共享的内插预放大器,可以将输入信号和比较器隔离开,减小了比较器的回踢噪声.为了进一步提高转换速度,采用比较器交替工作模式,其输出结果直接送给电容阵列进行处理,与传统SAR ADC相比大大减小了逻辑延时.由于架构中使用了多路比较器,因此采用前台校准技术用来校正比较器的失调电压.后仿结果表明该ADC在400M采样速率和1.2V的电源电压下,可以实现48dB的SNDR,功耗为5.6mW,优值FoM为67fJ/conversion-step.
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| 关 键 词： | -bit/cycle SAR ADC 内插预放大器 交替工作比较器 前台校准 |
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