| 一种应用于FPGA时钟管理单元的锁相环设计 |
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| 引用本文： | 吴俊宏,李闻界,来金梅.一种应用于FPGA时钟管理单元的锁相环设计[J].复旦学报(自然科学版),2016(1):36-42. |
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| 作者姓名： | 吴俊宏 李闻界 来金梅 |
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| 作者单位： | 复旦大学专用集成电路与系统国家重点实验室,上海,201203 |
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| 基金项目： | 专用集成电路与系统国家重点实验室自主研究课题基金(2015MS007) |
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| 摘 要： | 设计了一种应用于FPGA时钟管理的可变带宽锁相环.该锁相环采用开关电容滤波器实现可变电阻滤波功能,用反比N电流镜(N为反馈分频系数)来为电荷泵提供偏置,使电荷泵电流与偏置电路电流成1/N的比例关系.本文还提出了用虚拟开关减少了开关两端电压的非理想电荷效应,并设计了一种5级延时单元组成的环形压控振荡器,显著提升了输出频率范围.该锁相环实现了环路带宽与输入频率比值固定,从而使环路带宽能够自动跟随输入频率在较宽范围内变化,保证了其稳定性.本文采用CMOS 65nm数字工艺流片,电源电压为1.2V,作为时钟管理单元IP核嵌入于复旦大学自主研发的FDP5FPGA芯片中.测试表明,本文设计的PLL环路带宽在0.7MHz到13.4MHz能够跟随输入频率在18~252MHz范围内变化,输入频率与环路带宽比值近似为20,产生762MHz~1.7GHz的宽范围输出时钟,阻尼因子均方差不超过8%.
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| 关 键 词： | 锁相环 可变带宽 FPGA时钟管理 |
Design of a PLL for FPGA's Clock Management Tile |
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| Abstract: | |
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| Keywords: | Phase Lock Loop(PLL) changeable bandwidth FPGA clock management |
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