| VHDL中的信号与变量比较 |
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| 引用本文： | 张文.VHDL中的信号与变量比较[J].曲靖师范学院学报,2006,25(3):54-56. |
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| 作者姓名： | 张文 |
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| 作者单位： | 内江师范学院,物理学与电子信息工程系,四川,内江,641112 |
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| 基金项目： | 四川省教育厅青年基金项目“数字通信仿真实验”(2004B019) |
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| 摘 要： | VHDL语言是现代电子设计的重要工具,数据对象是其中的重要语言要素.数据对象是VHDL语言要素的重要内容之一,通常有常量、变量和信号3类.变量与信号经综合后都能引入寄存器,从而产生相同的逻辑电路,初始值的功效相同;不同之处为定义位置、适用范围、延时行为特性等.
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| 关 键 词： | 数据对象 变量 信号 |
| 文章编号： | 1009-8879（2006）03-0054-03 |
| 收稿时间： | 2006-03-16 |
| 修稿时间： | 2006年3月16日 |
The Comparison between Variable and Signal in VHDL |
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| Zhang Wen.The Comparison between Variable and Signal in VHDL[J].Journal of Qujing Normal College,2006,25(3):54-56. |
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| Authors: | Zhang Wen |
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| Abstract: | VHDL language is the important tool of electronic design,and data object is one of essential language factors.Which includes onstant,variable and signal.The variable and signal can blow into register after synthesis,generate the same logic circuit,the effect of default value is same;their differences are the defining position,using condition and the delay time. |
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| Keywords: | data objects variable signal |
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