| 基于FPGA的通用卷积层IP核设计 |
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| 引用本文： | 安国臣,袁宏拓,韩秀璐,王晓君,侯雨佳.基于FPGA的通用卷积层IP核设计[J].河北科技大学学报,2021,42(3):241-247. |
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| 作者姓名： | 安国臣 袁宏拓 韩秀璐 王晓君 侯雨佳 |
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| 作者单位： | 河北科技大学信息科学与工程学院,河北石家庄 050018;石家庄外国语学校,河北石家庄 050022 |
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| 基金项目： | 国防科技重点实验室课题（6142205190401） |
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| 摘 要： | 针对目前卷积神经网络在小型化、并行化过程中遇到的计算速度不够、可移植性差的问题,根据卷积神经网络和FPGA器件的特点,提出了一种利用VHDL语言参数化高速通用卷积层IP核的设计方法。利用卷积层的计算方式,将卷积核心设计为全并行化、流水线的计算模块,通过在卷积核心的每一行连接FIFO的方式改善数据流入的方式,减少地址跳转的操作,并加入控制核心使其可以随图像和卷积窗口大小调整卷积层参数,生成不同的卷积层,最后将卷积层与AXIS协议结合并封装成IP核。结果表明,在50 MHz的工作频率下,使用2×2大小的卷积核对100×100的图像进行卷积计算,各项资源利用率不超过1%,耗时204μs,计算速度理论上可以达到最高5 MF/s。因此,设计方案在增加卷积模块可移植性的同时又保证了计算速度,为卷积神经网络在小型化器件上的实现提供了一种可行的方法。
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| 关 键 词： | 集成电路技术 卷积神经网络 FPGA 卷积层 设计参数化 |
| 收稿时间： | 2020/12/29 0:00:00 |
| 修稿时间： | 2021/5/7 0:00:00 |
Design of universal convolutional layer IP core based on FPGA |
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| AN Guochen,YUAN Hongtuo,HAN Xiulu,WANG Xiaojun,HOU Yujia.Design of universal convolutional layer IP core based on FPGA[J].Journal of Hebei University of Science and Technology,2021,42(3):241-247. |
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| Authors: | AN Guochen YUAN Hongtuo HAN Xiulu WANG Xiaojun HOU Yujia |
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| Abstract: | |
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| Keywords: | integrated circuit technology convolutional neural network FPGA convolution layer design parameterization |
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