| 高抗电源噪声的低时钟抖动VCO设计 |
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| 引用本文： | 蔡敏,王冬春.高抗电源噪声的低时钟抖动VCO设计[J].华南理工大学学报(自然科学版),2009,37(9). |
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| 作者姓名： | 蔡敏 王冬春 |
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| 作者单位： | 华南理工大学,电子与信息学院,广东,广州,510640 |
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| 摘 要： | 设计了一种基于电流舵逻辑(CSL)架构的环型压控振荡器(VCO),对传统的共源共栅结构偏置电路作了进一步的改善,增加了一个电压增益较大的放大器构成有源负反馈,以提高抗电源噪声的能力.采用和舰0.18μm双阱CMOS工艺对传统结构VCO和改进后的VCO进行对比仿真,在频率为20MHz、峰-峰值为200mV的高频电源噪声下,传统结构VCO的峰-峰抖动和均方根抖动分别为54.135ps和19.454ps,而改进结构VCO的相应值分别为27.442ps和9.196ps,抗抖动性能大大提高.改进结构VCO的输出频率为650MHz,占空比约为52%,中心控制电压0.9V对应的增益为962.16MHz/V,线性度良好,在1.8V的直流电源下功耗仅为0.7mW左右.
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| 关 键 词： | 电流舵逻辑 压控振荡器 负反馈 抖动 |
Design of Low-Clock Jitter VCO with Strong Ability of Rejecting Power Supply Noise |
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