可实现倍频与占空比调整的全数字锁定环设计

本文介绍了一种可实现倍频与占空比调整的延迟锁定环DLL（Delay Locked-loop）电路设计方法。该电路结构简单,无累积相位差,对工艺和噪声不敏感,可以用来提供零传输时延的时钟、高级时钟域控制和实现多种时序调整电路。而且,本文分析了数字延迟锁相环的基本结构及其工作原理,并给出了一种用于调整输出信号占空比以及信号倍频倍数的电路结构。