| 基于FPGA的高速浮点加法器的实现 |
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| 引用本文： | 王秀芳,侯振龙,曲萃萃,侯振龙. 基于FPGA的高速浮点加法器的实现[J]. 科学技术与工程, 2010, 10(25) |
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| 作者姓名： | 王秀芳 侯振龙 曲萃萃 侯振龙 |
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| 作者单位： | 1. 东北石油大学,电气信息工程学院,大庆,163318;黑龙江省油田控制与信息工程重点实验室,大庆,163318
2. 东北石油大学,电气信息工程学院,大庆,163318 |
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| 基金项目： | 黑龙江省教育厅科技项目 |
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| 摘 要： | 为降低设计成本、缩短设计周期、提高可移植性,设计并实现了基于CycloneIII型FPGA单精度32位浮点加法器。该加法器采用VHDL语言描述,流水线结构,符合IEEE754单精度浮点表示格式和存储格式。经过QuartusII、MATLAB和Model-SimSE进行联合仿真结果表明,系统的运行精度可以达到10-8数量级,同时该设计可参数化、可作为独立的子系统应用于其他数字信号处理领域。
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| 关 键 词： | 可编程逻辑门阵列 浮点加法器 |
| 收稿时间： | 2010-06-07 |
| 修稿时间： | 2010-06-07 |
Design and Implement of a floating point adder unit using FPGA |
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| WANG Xiu-fang and HOU Zhen-long. Design and Implement of a floating point adder unit using FPGA[J]. Science Technology and Engineering, 2010, 10(25) |
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| Authors: | WANG Xiu-fang and HOU Zhen-long |
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| Affiliation: | WANG Xiu-fang1,2,HOU Zhen-long1,Qu Cui-cui1(School of Electric Information Engineering,Northeast Petroleum University1,Daqing 163318,P.R.China,Key Laboratory of Petroleum Control and Information Engineering of Heilongjiang Province2,P.R.China) |
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| Abstract: | |
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| Keywords: | IEEE754 VHDL |
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