| 超长指令字DSP处理器的共享寄存器堆设计 |
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| 引用本文： | 林川,张晓潇,陈杰,韩亮,周朝显,李海军.超长指令字DSP处理器的共享寄存器堆设计[J].科学技术与工程,2006,6(13):1921-19251928. |
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| 作者姓名： | 林川 张晓潇 陈杰 韩亮 周朝显 李海军 |
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| 作者单位： | 中国科学院微电子所通信与多媒体SOC实验室,北京,100029 |
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| 摘 要： | 共享数据寄存器堆设计是超长指令字DSP处理器实现的难点.它的访问延时成为处理器的关键延时之一.在一高性能超长指令字DSP处理器的设计中,通过对传统单周期读写寄存器堆的设计方案进行深入的分析和研究,优化关键路径,设计出双周期读写结构的寄存器堆.通过电路实现比较后证实,双周期方案在减少27%访问时间的同时减少23%的面积.
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| 关 键 词： | 超长指令字 数字信号处理器 寄存器堆 |
| 文章编号： | 1671-1815（2006）13-1921-06 |
| 收稿时间： | 2006-02-06 |
| 修稿时间： | 2006年2月6日 |
The Design of Shared Register File for VLIW DSP Processors |
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| LIN Chuan,ZHANG Xiaoxiao,CHEN Jie,HAN Liang,ZHOU Chaoxian,Li Haijun.The Design of Shared Register File for VLIW DSP Processors[J].Science Technology and Engineering,2006,6(13):1921-19251928. |
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| Authors: | LIN Chuan ZHANG Xiaoxiao CHEN Jie HAN Liang ZHOU Chaoxian Li Haijun |
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| Abstract: | The design of shared data register file is the hardest for implementation of VLIW (Very Long Instruction Word) DSP (Digital Signal Processing) Processors. Its access time could be one of the critical delays. In the design of a high performance VLIW DSP Processor, a new two-stage-access design is promoted, based on the detail analysis and study of the traditional one-stage-access design, in order to optimize the critical delay. After comparing of the performance of the implementations of two types of design, it is clear that the using two-stage-access structure reduces the access time by 27%, while saving the area by 23%. |
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| Keywords: | VLIW DSP register file |
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