应用于时间数字转换器的补偿校准算法及电路

文章提出一种基于相位内插型时间数字转换器(time-to-digital converter, TDC)的补偿算法及校准电路，通过该电路能有效地解决由于亚稳态和PVT(process, voltage and temperature)因素变化引起的TDC的采样错误，并且不需要额外的计数器、锁频电路或基于统计方法学的复杂结构。基于该方法的TDC电路采用CMOS 0.110μm工艺设计实现，版图面积仅为380×140μm²,在1.2 V电源下功耗为4.2 mW。仿真结果表明：系统分辨率为104 ps,最大微分非线性(differential nonlinearity, DNL)和积分非线性(integral nonlinearity, INL)分别为0.3、2.5 LSB,证明依据该算法的TDC电路具有良好的时间精度和线性度。