| 基于VHDL的有限状态机设计 |
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| 引用本文： | 张武. 基于VHDL的有限状态机设计[J]. 科技情报开发与经济, 2007, 17(8): 221-222 |
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| 作者姓名： | 张武 |
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| 作者单位： | 安徽农业大学信息与计算机学院,安徽合肥,230036 |
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| 摘 要： | 以同步模4可逆计数器的VHDL语言设计为例,介绍了VHDL和有限状态机的特点以及基于VHDL的有限状态机设计的方法和过程。
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| 关 键 词： | EDA VHDL 有限状态机 MAX plusII |
| 文章编号： | 1005-6033（2007）08-0221-02 |
| 收稿时间： | 2006-10-30 |
| 修稿时间： | 2006-10-30 |
The Design of Finite State Machine Based on VHDL |
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| ZHANG Wu. The Design of Finite State Machine Based on VHDL[J]. Sci-Tech Information Development & Economy, 2007, 17(8): 221-222 |
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| Authors: | ZHANG Wu |
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| Abstract: | Taking VHDL language design of modulo-4 reversible counter as an example, this paper introduces the characteristics of finite state machine and the design method and design process of finite state machine based on VHDL. |
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| Keywords: | EDA VHDL finite state machine MAX plusII |
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