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| 闪存控制器中BCH解码器的VLSI设计 | |
| 作者姓名： | 郑朝霞 丁明鹏 钟建福 李继承 |
| 作者单位： | 华中科技大学光学与电子信息学院;华中科技大学电子与信息工程系 |
| 基金项目： | 国家自然科学基金资助项目(61006020) |
| 摘 要： | 为满足闪存控制器中BCH解码器对速度和面积的要求,设计了一种高速小面积BCH(8528,8192,24)解码器,其关键方程电路采用简化的RiBM算法,利用二进制BCH码的特性简化关键方程电路结构和迭代轮数.使用关键方程电路的可折叠特性和逻辑资源复用,对解码器架构进行了面积优化,结果显示:与传统iBM算法相比,电路的关键路径延时减小了约50%,与RiBM算法相比,关键方程迭代轮数减少了1/2,电路资源减少了约1/3;该系统架构能够在保证吞吐率的前提下减小约70%电路面积. |
| 关 键 词： | BCH码 闪存存储器 纠错码 Berlekamp-Massey算法 折叠结构 |
| 本文献已被 CNKI 等数据库收录！ | |