基于FPGA的序列检测器设计

序列检测器是一种能够检测输入的一串二进制代码的电路,当该二进制代码与事先设定的码组一致时,检测电路输出高电平,否则输出低电平。序列检测器多用于通信系统中对同步码的检测,或者是对所需信号的提取,这在数字通信领域中有着广泛的运用。本文基于VHDL进行序列检测器的设计,所设计的序列检测器所检测的序列为"11101011"的8位二进制序列,并基于QuartusⅡ进行软件仿真并下载到FPGA实现,经检测输出结果符合设计要求。