SoC处理器的时钟生成器：电路和体系结构

本书涵盖了面向SoC（System　on　Chip，片上系统）处理器的集成综合器电路设计的论题，采取了一种更为全局的设计观念来考察电路级和体系结构级的设计空间。书中的论述十分广泛，而且包括电路理论和锁相环反馈控制理论的综述。在电路级方面，讨论包括深亚微米数字CMOS过程的低功耗模拟设计、供电噪声效应、设备噪声；在体系结构级方面的论述，涵盖了连续时间和离散时间模型的锁相环分析，以及锁相行为的细节分析。还有一些章节对特定的时钟生成器模块做了电路级和系统结构级的深入描述，其中包括高供电噪声屏蔽的锁相环电路、体系结构和数字锁相环体系结构，考察了为离散时间模拟部件产生低失真采样时钟的方法。这里所说的锁相环包括希格马．代尔塔N分锁相环、直接数字综合（DDS、Direct　Digital　Synthesis）技术和锁相环的非常规应用。本书讨论的面向测试的设计（Dvr、Design　for　Test），其中包括锁相环的精确测量滤波器方法和嵌人式测试（BIST、Built—in—self-test）技术。