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| 时序逻辑电路设计时的状态化简 | |
| 引用本文： | 罗云旭. 时序逻辑电路设计时的状态化简[J]. 科学之友, 2009, 0(5) |
| 作者姓名： | 罗云旭 |
| 作者单位： | 云南省临沧技校,云南,临沧,677000 |
| 摘 要： | 时序逻辑电路的一般设计是数字电路设计的重要方面,在设计过程中的状态化简是设计结果是否最佳的关键环节.文章就状态等效的基本概念、状态化简的步骤作了详细的介绍. |
| 关 键 词： | 状态等效 等效类 隐含表 |
Simplification of Sequential Logic Circuit Design |
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| Luo Yunxu. Simplification of Sequential Logic Circuit Design[J]. Friend of Science Amateurs, 2009, 0(5) | |
| Authors: | Luo Yunxu |
| Abstract: | |
| Keywords: | |
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