| 时域Reed-Solomon译码器及其在FPGA上的实现 |
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| 引用本文： | 单方骥,张力军. 时域Reed-Solomon译码器及其在FPGA上的实现[J]. 南京邮电大学学报(自然科学版), 2001, 21(3): 67-71 |
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| 作者姓名： | 单方骥 张力军 |
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| 作者单位： | 南京邮电学院通信工程系, |
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| 摘 要： | 基于Blahut提出的RS(Reed Solomon)码时域译码算法 ,提出了一种时域RS译码器 ,详细讨论了FPGA(现场可编程门阵列 )实现该译码器的过程 ,并以六进制RS( 63 ,4 7)码为例对用FPGA实现的RS译码器性能进行了分析 ,该译码器输入码流速率可达 6Mbit s,占用的FPGA (SpartanⅡ系列 )的资源不到相应频域译码器的一半。
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| 关 键 词： | Reed-Solomon码 时域译码 现场可编程门阵列 |
| 文章编号： | 1000-1972(2001)03-0067-05 |
| 修稿时间： | 2001-04-02 |
Implementation of Time-Domain Reed-Solomon Decoder Using FPGA |
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| SHAN Fang-ji,ZHANG Li-jun. Implementation of Time-Domain Reed-Solomon Decoder Using FPGA[J]. JJournal of Nanjing University of Posts and Telecommunications, 2001, 21(3): 67-71 |
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| Authors: | SHAN Fang-ji ZHANG Li-jun |
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| Abstract: | Based on Blahut's time-domain decoding algorithm,a time-domain Reed-Solomon decoder is presented in this paper.Its implementation using FPGA is discussed in detail.The authors analysed the performance of a time-domain RS(63,47) decoder implemented using FPGA as an illustrating example.The decoder can accept input data rate up to 6 Mbit/s,occupying less than half of the FPGA resource that a corresponding fequency domain decoder occupies. |
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| Keywords: | Reed-Solomon decode Time-domain decoding Field programmable gate array |
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