| 基于VerilogHDL的数字集成电路高层设计环境 |
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| 引用本文： | 时龙兴,陆生礼.基于VerilogHDL的数字集成电路高层设计环境[J].东南大学学报(自然科学版),1996,26(3):29-34. |
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| 作者姓名： | 时龙兴 陆生礼 |
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| 作者单位： | 东南大学国家ＡＳＩＣ系统工程技术研究中心 |
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| 摘 要： | 基于ＶｅｒｉｌｏｇＨＤＬ硬件描述语言以及ＶｅｒｉｌｏｇＸＬ模拟器，建立了从行为描述到寄存器传输级设计生成的数字集成电路高层设计环境，重点介绍了功能单元库的建立、目标硬件结构构成、排序与硬件配置。最后给出了一个设计实例。
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| 关 键 词： | 硬件 数字集成电路 高层设计环境 VerilogHDL |
High Level Design Environment for Digital Integrated Circuit Based on Verilog HDL |
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| Shi Longxing, Lu Shengli, Sang Aibing, Sun Dayou.High Level Design Environment for Digital Integrated Circuit Based on Verilog HDL[J].Journal of Southeast University(Natural Science Edition),1996,26(3):29-34. |
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| Authors: | Shi Longxing Lu Shengli Sang Aibing Sun Dayou |
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| Keywords: | hardware data control synthesis / specification-driven |
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