| 数字锁相环的ASIC设计 |
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| 引用本文： | 王勉华,程勇,傅永耀.数字锁相环的ASIC设计[J].西安科技大学学报,2005,25(2):232-235. |
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| 作者姓名： | 王勉华 程勇 傅永耀 |
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| 作者单位： | 西安科技大学,电气与控制工程学院,陕西,西安,710054 |
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| 摘 要： | 根据锁相环的特点，提出了利用ASIC算法设计数字锁相环DPLL。在对其进行严格数学推导和分析的基础上，在FPGA上得以实现。从原理上分析了稳态误差的减小和稳态建立的过程，最后给出了利用VHDL语言编程仿真的结果。整个系统的锁相环部分达到了锁定速度快、相位抖动小、锁定精度高的结果。
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| 关 键 词： | 数字锁相环 ASIC设计 DPLL 算法设计 数学推导 FPGA 稳态误差 语言编程 VHDL 相位抖动 锁定 |
| 文章编号： | 1672-9315(2005)02-0232-04 |
| 修稿时间： | 2004年12月5日 |
Design of a new digital PLL in ASIC algorithm |
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| WANG Mian-hua,CHENG Yong,FU Yong-yao.Design of a new digital PLL in ASIC algorithm[J].JOurnal of XI’an University of Science and Technology,2005,25(2):232-235. |
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| Authors: | WANG Mian-hua CHENG Yong FU Yong-yao |
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| Abstract: | According to the introduction of digital PLL and features of VHDL language, the authors have proposed a new modular of ASIC arithmetic digital PLL. At the same time, the ASIC theory achieved on the FPGA. Finally the results between the optimum of analyzing and the emulating are the same. Furthermore the quality of system appears quick launching, small errors and high precision. |
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| Keywords: | digital PLL Pld Vhdl SOC(SYSTEM ON A CHIP) |
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