| 基于FPGA的数据总线宽度不相等的双口RAM的设计 |
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| 引用本文： | 孙培燕,李克俭,蔡启仲,黄仕林,李刚.基于FPGA的数据总线宽度不相等的双口RAM的设计[J].科学技术与工程,2014,14(35). |
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| 作者姓名： | 孙培燕 李克俭 蔡启仲 黄仕林 李刚 |
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| 作者单位： | 广西科技大学电气与信息工程学院,柳州,545006 |
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| 摘 要： | 目前双口RAM两个端口的数据总线宽度相等,而实际应用中,存在着双口RAM两个端口连接的系统的数据总线宽度不相等的问题,为此提出两个端口数据总线宽度不同的双口RAM的FPGA设计方法,双口RAM内部存储器的个数根据2个数据总线宽度比进行设计,在数据总线宽度小的端口设计逻辑控制电路,满足该端口分时进行的读写操作;根据这种双口RAM的读写操作特点,两个端口同时对某一存储单元进行读写操作时,设计存储单元数据总线宽度小的端口具有读写优先权的仲裁机制.对应用Verilog HDL设计的这种双口RAM进行了综合仿真测试,结果表明该双口RAM读写操作正确,具有可行性和实用性.
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| 关 键 词： | 双口RAM 数据总线宽度 综合仿真测试 仲裁 |
| 收稿时间： | 2014/7/28 0:00:00 |
| 修稿时间： | 2014/7/28 0:00:00 |
Design of Dual Port RAM about Different Data Bus Width Based on FPGA |
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| Sun Peiyan,Cai Qizhong,Huang Shilin and Li Gang.Design of Dual Port RAM about Different Data Bus Width Based on FPGA[J].Science Technology and Engineering,2014,14(35). |
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| Authors: | Sun Peiyan Cai Qizhong Huang Shilin and Li Gang |
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| Institution: | College of Electrical and Information Engineering,Guangxi University of Technology,College of Electrical and Information Engineering,Guangxi University of Technology,College of Electrical and Information Engineering,Guangxi University of Technology |
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| Abstract: | |
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| Keywords: | dual port RAM data bus's width comprehensine simulation test arbitration |
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