| 一种应用于全数字锁相环的时间数字转换器设计 |
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| 引用本文： | 高源培,李巍.一种应用于全数字锁相环的时间数字转换器设计[J].复旦学报(自然科学版),2015,54(2). |
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| 作者姓名： | 高源培 李巍 |
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| 作者单位： | 复旦大学专用集成电路与系统国家重点实验室,上海,201203 |
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| 摘 要： | 设计了一个应用于全数字锁相环的时间数字转换器(TDC).该时间数字转换器具有两种工作模式——粗量化和细量化.为了提高细量化模式的测量范围,TDC采用1-bit decision-select结构和游标门控环形振荡器(Vernier GRO)构成其两级量化单元.通过在Vernier GRO中使用一种新型结构的比较器,消除了用SR触发器做比较器时对测量范围的制约,也提高了GRO设计的灵活性.在TSMC 0.13μm工艺,1.2 V电源电压和40MHz采样速率下,仿真结果表明本设计的TDC在粗量化模式下具有不小于25ns的测量范围,在细量化模式下有效分辨率和测量范围分别为30ps,1.8ns.
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| 关 键 词： | 时间数字转换器 游标门控环形振荡器 全数字锁相环 |
Design of a Time-to-Digital Converter for ADPLL Application |
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| GAO Yuan-pei,LI Wei.Design of a Time-to-Digital Converter for ADPLL Application[J].Journal of Fudan University(Natural Science),2015,54(2). |
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| Authors: | GAO Yuan-pei LI Wei |
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| Abstract: | |
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| Keywords: | time-to-digital converter vernier gated-ring-oscillator all-digital phase-locked loop |
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