卫星高速数传系统多码率融合LDPC编码器设计

针对卫星高速数传系统的高增益、多码率、高可靠性通信编码应用需求,提出了一种低密度奇偶校验(LDPC)码组的低实现复杂度、高速的编码器设计实现方案,通过高效复用不同码率和不同扩展因子的编码硬件资源,并采用低存储和局部三模冗余设计,有效降低了多码率高速LDPC编码器的整体硬件规模并显著提升了编码速率和可靠性。现场可编程门阵列(FPGA)实现结果表明:该方法设计的融合28种码字的航天加固编码器可基于单片Xilinx XC2V3000FPGA芯片实现,最高编码速率可达3.2Gb/s;其触发器、查找表和存储器资源与已有方案相比,分别降低了24.5%、34.4%和11.1%。该编码器设计方案在当前及未来的卫星数传系统中具有较高应用价值。