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| 65nm FPGA中基于位宽选择的高速Block RAM设计 | |
| 摘 要： | 针对高性能现场可编程门阵列(FPGA)应用中数据存储交换的高速、多种位宽配置需求,本文设计了一种基于数据位宽可调整的高速Block RAM,并将其嵌入自主研发的FPGA芯片中.在该FDP15芯片中,Block RAM采用65nm的1P10M层金属,核电压1.2VCMOS工艺技术,可以实现1bit×16k,2bits×8k,4bits×4k不带校验位和9bits×2k,18bits×1k,36bits×512带有校验位的6种位宽选择模式,3种写入模式的双端口独立工作.文中针对位宽配置选择功能提出了一种单元可重复的电路结构,同时采用模拟位线延迟反馈机制实现了Block RAM较高的工作频率.流片测试的结果表明Block RAM可以实现真正的双端口独立工作,其6种位宽模式和3种写入模式功能正确,开关参数延迟可以达到2.25ns,与Xilinx同等功能、规模的芯片Virtex-4中内嵌Block RAM相比,性能接近. |
| 关 键 词： | 现场可编程门阵列 块随机存储器 位宽可配置 延迟反馈 |
The Design of 65 nm FPGA's High-Speed Block RAM with Configurable Data Width |
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| Abstract: | |
| Keywords: | Field Programmable Gate Array (FPGA) block RAM data width configuration delay feedback |
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