| 基于FPGA的8E1时隙交换的数字交叉IP核的实现 |
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| 引用本文： | 张松炜,张云麟,张治中. 基于FPGA的8E1时隙交换的数字交叉IP核的实现[J]. 重庆邮电大学学报(自然科学版), 2006, 18(2): 197-200 |
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| 作者姓名： | 张松炜 张云麟 张治中 |
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| 作者单位： | 重庆邮电学院,通信网与测试技术重点实验室,重庆,400065;重庆邮电学院,通信网与测试技术重点实验室,重庆,400065;重庆邮电学院,通信网与测试技术重点实验室,重庆,400065 |
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| 基金项目： | 国家科技攻关项目;重庆市科委研究项目;重庆市经委资助项目 |
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| 摘 要： | 提出了一种基于现场可编程门阵列（FPGA）的数字交叉IP核的设计方法。整个设计使用自顶而下的方式，VerilogHDL进行描述，并给出了硬件的实现。仿真结果表明：该交叉IP核可以实现256×256无阻塞交叉矩阵。此法简单，高效，非常适合中小规模的交叉矩阵实现。
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| 关 键 词： | IP核 现场可编程门阵列 时隙交换 交叉矩阵 |
| 文章编号： | 1004-5694(2006)02-0197-04 |
| 收稿时间： | 2005-10-09 |
| 修稿时间： | 2005-10-09 |
Implementation of FPGA-based 8E1 time slot interchange digital switch IP core |
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| ZHANG Song-wei,ZHANG Yun-lin,ZHANG Zhi-zhong. Implementation of FPGA-based 8E1 time slot interchange digital switch IP core[J]. Journal of Chongqing University of Posts and Telecommunications, 2006, 18(2): 197-200 |
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| Authors: | ZHANG Song-wei ZHANG Yun-lin ZHANG Zhi-zhong |
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| Affiliation: | Key Lab on Communication Networks and Testing Technology, Chongqing University of Posts and Telecommunications, Chongqing 400065, P.R.China |
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| Abstract: | This paper proposes one solution of design for digital switch IP core based on field programmable gate array (FPGA). The method of top-down is applied in the solution, and it is fulfilled in hardware with Verilog HDL. The simulation results show that the IP core can realize the non-blocking switching matrix of 256×256.The solution is simple and more efficient, so it is very suitable for implementing medium and small scale switching matrix. |
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