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| 基于Verilog HDL的并口总线设计与仿真 | |
| 作者单位： | ;1.青岛艾诺智能仪器有限公司 |
| 摘 要： | 本文介绍了FPGA/CPLD作为外设挂接在MCU并口总线上的工作原理,使用Verilog HDL进行了模块化设计,并进行了仿真验证,还指出了使用双向端口(inout)和三态门(tri)应注意的问题,以期为相关学者提供参考。 |
| 关 键 词： | Verilog HDL 并口总线 三态门 |
Design and Simulation of Parallel Bus Based on Verilog HDL |
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