| 基于CPLD的数字电子钟仿真研究 |
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| 引用本文： | 张良,韩华.基于CPLD的数字电子钟仿真研究[J].科技信息,2011(11):I0101-I0101. |
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| 作者姓名： | 张良 韩华 |
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| 作者单位： | 佳木斯大学信息电子技术学院,黑龙江佳木斯154007 |
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| 摘 要： | 本文介绍了基于CPLD数字电子钟的设计方法,在CPLD内部规划了秒脉冲发生电路、两个60进制计数器(秒、分计数)、1个12进制计数器(时计数)。在MAX+PLUSⅡ软件中此电路得到了仿真验证。
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| 关 键 词： | CPLD 数字电子钟 仿真 |
Based on CPLD Simulation Research of Digital Electric Clock |
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| ZHANG.Liang HAN Hua.Based on CPLD Simulation Research of Digital Electric Clock[J].Science,2011(11):I0101-I0101. |
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| Authors: | ZHANGLiang HAN Hua |
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| Institution: | ZHANG.Liang HAN Hua (Jiamusi University Information Electronic Technology Institute, Jiamusi Heilongjiang,154007) |
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| Abstract: | This article describes the CPLD-based design method of digital electronic clock ,In the CPLD internal planning a second pulse circuit, two 60 binary counters （seconds, minutes count）, a 12-binary counter （time count）. In the MAX ＋ PLUS II software simulation of this circuit has been verified. |
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| Keywords: | CPLD Digital electronic clock Simulation |
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