CMOS锁相环中鉴频鉴相器的研究

针对已有鉴频鉴相器电路鉴相范围小、死区大的缺点,设计了一种应用于锁相环中的鉴频鉴相器。采用0.25μm的互补金属氧化物半导体(CMOS)工艺,利用Tanner EDA软件设计了一款以逻辑门电路实现的D触发器为单元电路的鉴频鉴相器,并利用T-spice进行了仿真。仿真结果表明,该鉴频鉴相器消除了鉴相死区,鉴相范围为(-1.958π,+1.958π),最大工作频率为238MHz,可实现鉴频鉴相功能。