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| 一种面积优化的ZUC算法的硬件架构 | |
| 作者单位： | 上海大学微电子研究与开发中心,上海200444 |
| 摘 要： | 针对祖冲之(ZUC)算法在资源受限的嵌入式场景中的应用,本文提出了一种面积优化的ZUC算法的硬件架构,该架构设计了基于复合域的S盒和基于超前进位加法器的模(2~(31)-1)加法单元,从而在基本保持关键路径延时的基础上有效降低了硬件开销.对所提出的ZUC算法架构分别在Virtex-5 FPGA平台和TSMC 90 nm工艺下综合,结果表明本文架构的硬件开销相比目前主流的方案降低了 10.6%～45.6%.同时,在最新的Virtex-7 FPGA平台上,本文的ZUC算法架构仅消耗276 Slices的硬件资源,数据吞吐率达到了 10 Gb/s. |
| 关 键 词： | ZUC算法 面积优化 复合域 S盒 模(231-1)加法 |
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