| 快速实现SHA-1算法的硬件结构 |
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| 引用本文： | 黄谆,白国强,陈弘毅.快速实现SHA-1算法的硬件结构[J].清华大学学报(自然科学版),2005,45(1):123-125. |
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| 作者姓名： | 黄谆 白国强 陈弘毅 |
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| 作者单位： | 清华大学,微电子学研究所,北京,100084;清华大学,微电子学研究所,北京,100084;清华大学,微电子学研究所,北京,100084 |
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| 基金项目： | 国家自然科学基金资助项目(60273004、60236020) |
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| 摘 要： | 安全散列算法是数字签名等密码学应用中重要的工具。目前最常用的安全散列算法是SHA-1算法,它被广泛地应用于电子商务等信息安全领域。为了满足应用对安全散列算法计算速度的需要,该文提出了一种快速计算SHA-1算法的硬件结构。该方法通过改变硬件结构、引入中间变量,达到缩短关键路径的目的,进而提高计算速度。这种硬件结构在0.18μm工艺下的ASIC实现可以达到3.9Gb/s的数据吞吐量,是改进前的两倍以上;它在FPGA上实现的性能也接近目前SHA-1算法商用IP核的两倍。
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| 关 键 词： | 集成电路设计 安全散列算法(SHA-1) 关键路径 硬件结构 |
| 文章编号： | 1000-0054(2005)01-0123-03 |
| 修稿时间： | 2003年11月5日 |
Efficient hardware architecture for secure hash algorithm SHA-1 |
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| HUANG Zhun,BAI Guoqiang,CHEN Hongyi.Efficient hardware architecture for secure hash algorithm SHA-1[J].Journal of Tsinghua University(Science and Technology),2005,45(1):123-125. |
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| Authors: | HUANG Zhun BAI Guoqiang CHEN Hongyi |
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| Abstract: | |
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| Keywords: | integrated circuit design secure hash algorithm (SHA-1) critical path hardware architecture |
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