| 基于FPGA设计数字锁相环 |
| |
| 引用本文： | 张秀平,钟奇.基于FPGA设计数字锁相环[J].河海大学常州分校学报,2007,21(3):51-54. |
| |
| 作者姓名： | 张秀平 钟奇 |
| |
| 作者单位： | 1. 河海大学,计算机及信息工程学院,江苏,常州,213022
2. 江苏广播电视大学,武进学院,江苏,常州,213161 |
| |
| 摘 要： | 为了能在数字通信系统的接收端对信息进行正确译码,需产生一个用作取样判决的位定时脉冲.对采用数字锁相环提取定时脉冲的方法进行分析,提出了一种由微分超前/滞后型鉴相器构成数字锁相环的Verilog-HDL建模方案和基于FPGA实现该方案的设计过程,给出了仿真结果.以锁相环在CMI线路码译码中的应用为例,验证了该锁相环工作的可靠性.
|
| 关 键 词： | 数字锁相环 Verilog-HDL 位定时脉冲 CMI译码 FPGA |
| 文章编号： | 1009-1130（2007）03-0051-04 |
| 修稿时间： | 2006-07-15 |
Design of DPLL Based on FPGA |
| |
| ZHANG Xiu-ping,ZHONG Qi.Design of DPLL Based on FPGA[J].Journal of Hohai University Changzhou,2007,21(3):51-54. |
| |
| Authors: | ZHANG Xiu-ping ZHONG Qi |
| |
| Abstract: | |
| |
| Keywords: | DPLL Verilog-HDL bit timing pulse CMI decoder FPGA |
| 本文献已被 维普 万方数据 等数据库收录！ |
|
