| VXI总线从模块时序控制器的VHDL语言设计 |
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| 引用本文： | 王军伟,王建林,张亮.VXI总线从模块时序控制器的VHDL语言设计[J].北京化工大学学报(自然科学版),2002,29(6):61-64. |
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| 作者姓名： | 王军伟 王建林 张亮 |
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| 作者单位： | 北京化工大学信息科学与技术学院,北京,100029 |
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| 摘 要： | 介绍了VXI总线从模块时序控制器的动作过程及其特点,并基于VHDL硬件描述语言,用异步MEALY状态机的方法进行VXI总线寄存器基接口的时序控制器的设计.
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| 关 键 词： | VXI总线 异步状态机 MEALY状态机 VHDL语言 |
Design of a sequence-controller in a VXIbus slave-module in VHDL |
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| WANG Jun-wei,WANG Jian-lin,ZNANG Liang.Design of a sequence-controller in a VXIbus slave-module in VHDL[J].Journal of Beijing University of Chemical Technology,2002,29(6):61-64. |
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| Authors: | WANG Jun-wei WANG Jian-lin ZNANG Liang |
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| Institution: | College of Information Science and Technology; Beijing University of Chemical Technology; Beijing; China |
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| Abstract: | This paper introduces the action's process and character of a sequence controller in a VXIbus slave module, and how to design the sequence controller using asynchronous MEALY state-machine in VHDL language. |
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| Keywords: | VXIbus asynchronous state-machine MEALY state-machine VHDL language |
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