EPON上行方向物理编码子层的FPGA实现

目前EPON的物理层(其中包含物理编码子层)在上行方向尚无ASIC芯片可以直接使用，该文提出了EPON物理编码子层在上行方向的设计思想，并用FPGA实现，功能仿真的结果验证了该设计逻辑功能的正确性。     

基于UDP协议的语音传输系统设计及实现

文中讨论了基于UDP协议的语音传输系统的设计及实现。比较详细的阐述了语音信息的录制和播放、发送接收、压缩和解压缩以及语音传输过程的缓冲机制。由于采用了压缩技术，减小了语音信息对网络带宽的要求，故较好的实现了语音信息实时录制、传输和播放。     

基于ME算法的RS译码器的原理和FPGA实现

RS（Reed—Solomon）码是具有很强纠错能力的线性分组码,广泛应用于各种通信和存储系统中。文中设计的译码器采用修正的欧几里德算法（MEA）,并在实现中采用公共项提取算法有效地优化了乘法器,以迭代、复用等方法降低了RS码译码硬件实现的复杂度。并用Verilog-HDL语言实现了RS（255,239）码的译码器各个模块的功能。     

低功耗高集成度MP3解码器IP核设计

针对MP3解码器IP核低功耗和高集成度的要求,对MP3的解码算法和硬件结构进行优化,并设计定制处理单元高效率地执行解码运算,同时引入门控时钟实现MP3解码器的分时工作,从而以极低的硬件代价和功耗完成了MP3解码器IP核设计。该IP核采用16.384 MHz系统工作时钟,共耗用33 088个逻辑门和33 004字节存储单元,以0.18μm 1P4M CMOS工艺成功流片。芯片测试结果表明,该IP核具有正确的MP3解码功能,音质良好,最大解码功耗不超过9 mW,逻辑电路所占硅片面积仅为0.37 mm2。     

嵌入式多路网络视频解码器自适应数据接收策略

针对DSP及TCP/IP协议栈的特点,设计了低复杂度的拼帧策略、缓冲区控制策略及多路接收策略;在DM642上实现了自适应MPEG-4多路实时视频解码器.采用一种综合考虑系统所允许的最大时延及网络时延抖动的缓冲区长度计算方法,结合缓冲区的上溢阈值与下溢阈值,对系统实时性、视频流畅性及CPU解码负载进行控制.在进行4路500 bit/s的CIF视频解码时,通过调节上溢阈值fmax,可动态调整CPU负载从12%至75%,使解码器与不同负载相适应;同时,调节fmax,可使CPU负载标准差尽可能最小(在本实验中约1.56%),即解码器稳定运行的最佳点.     

DTMF信号的接收

分析了单片ＤＴＭＦ接收器的主要特性，设计了多路ＤＴＭＦ接收器，讨论了其主要部件的逻辑函数，给出了在我们研制的程控交换机（ＰＡＢＸ）中多路ＤＴＭＦ接收器的原理框图．结果表明，在输入ＤＴＭＦ信号幅度不小于－２３ｄＢ时，系统工作可靠．     

球解码的一种改进方法

球解码是最大似然(ML)检测的一种有效算法,如何进一步降低球解码算法的复杂度引起了人们注意。文中在传统球解码CL的一种改进算法(KCL算法)基础上,提出了一种新的快速球解码算法。该改进算法在保证误码性能的前提下,通过系数k(d2=k*d^2)对信噪比的加权计算得到系数k的不同值,在低信噪比下k趋近于0.1;在高信噪比下k趋近于1,进而实现在CL算法中不同的信噪比下半径搜索的深度不同。仿真结果表明了这种改进方法的有效性,最后得出如果允许误码性能的微量下降,将获得算法复杂度的显著降低的结论。     

数字钟——数字系统的一个逻辑设计

本文介绍了数字电路系统的逻辑设计过程,并且着重阐明异步计数器和译码器的功能,数字钟是这方面应用的一个实例。本文对大规模集成电路的设计也有一定参考价值。     

多媒体数字监控系统

该文介绍了一种典型的多媒体数字监控系统的结构、工作原理以及特点 ,并对系统所涉及的几个关键技术 :网络协议、多播通信、视频变解码器的设计、矩阵主机控制模块进行了探讨     

电源装置的统一化和数制化：波形重组合技术

提出一种实现电源装置统一化和数制化的新方法——波形重组合技术(WRT).WRT 首先是一种使电源装置数制化的脉幅调制技术(类似于PCM),它用装有不同控制编码的数字电路或微机控制器驱动标准的功率结构,从而高效地产生直流或交流,或不同幅值、频率的波形输出,同时还可具有CVCF、VVVF、UPS 等特殊电源的功能.WRT 电源能统一其他各种电源装置并具有比PWM 更优越的性能.