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Verilog RTL模型 总被引:1,自引:1,他引:1
沈理 《同济大学学报(自然科学版)》2002,30(10):1194-1198
VLSI集成电路芯片测试技术正在向高层次测试推进,针对Verilog硬件描述语言,提出了一种在寄存器传输级(register transfer level,RTL)上的电路模型VRM,该模型着重于实际应用,可输出文本格式文件,便于开发实用的RTL级故障模拟和RTL级测试生成等软件。基于该模型。还实现了一个简单的RTL逻辑模拟程序以验证VRM模型的可行性。 相似文献
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所谓逻辑综合就是将较高抽象层次的描述自动转换到较低层次描述的一种方法。由于Verilog HDL(Verilog Hardware Description Language)本身的特点,许多面向仿真的语句虽符合语法规则却是不能综合的,这在设计中必须加以避免。同时讨论了如何写出Verilog HDL可综合风格的RTL(Register Transfer Level)级语言描述的程序。 相似文献
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通过对基于VerilogHDL的DDS相位累加器的传统设计方法的对比分析,提出了应用流水线技术加法器与寄存器结合在一起进行相位累加器设计的方案,该方案既具有提高速度又具有节约资源的优点,并且以一个八位相位累加器为例,给出了实验仿真结果。 相似文献
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循环冗余校验算法分析和实现 总被引:3,自引:0,他引:3
在网络中传输报文时,噪声干扰或传输中断等因素往往使接收端收到的报文出现错码。为了及时可靠地把报文传输给对方并有效地检测错误,需要采用差错控制。循环冗余校验CRC(Cyclic Redundancy Check)是由分组线性码分支而来,其主要应用是二元码组。循环冗余校验CRC编码简单且误判概率很低,在通信系统中得到了广泛的应用。文中详细介绍了循环冗余校验CRC的差错控制原理及其实现方法。 相似文献
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文章主要介绍了一种基于可编程逻辑器件FPGA,用Verilog硬件描述语言作为平台,实现视频传输标准VGA显示字符或图片的方法。利用软件平台实现VGA的显示,则可以根据实际需要,灵活地改变显示内容。 相似文献
6.
嵌入式设备中高速处理器对低速串行总线接口设备通常是使用软件延时来满足低速串行总线接口的时序要求,大大降低了CPU资源的有效利用率。本设计使用CPLD器件作为CPU的协处理器,负责完成单总线设备的数据读取,并转换为并行数据供CPU读取。从而减少CPU读取低速串行总线设备的等待时间。实验中该接口工作稳定可靠,满足设计要求,实验表明该设计方法是行之有效的。 相似文献
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基于FPGA的温度控制系统设计与实现 总被引:1,自引:1,他引:0
基于FPGA与温度传感器DS18B20设计实现了单回路水箱温度PID控制系统.软件主要包括PID控制算法及PWM波产生模块、DS18B20驱动模块、数码管显示驱动模块等3个模块.仿真结果验证了设计的正确性.实验结果表明,系统输出温度达到微小超调的稳定控制要求.体现了该设计方法的有效性和实用性. 相似文献
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以浮点数为基础,首先对色度学基本公式进行化简,使程序更为简洁,并节省硬件资源.随后按照自顶向下的系统设计流程,采用模块化设计方法,利用Verilog HDL语言设计硬件电路,对64位双精度浮点数运算模块进行设计.利用仿真软件对3个模块分别进行功能仿真,给出功能仿真图和仿真实数显示图.在通过仿真验证之后,采取调用运算模块的方法将各个模块组合起来进行系统的设计和仿真.为了验证程序的正确性,选用Mat-lab软件进行算法验证.通过对比两组结果发现:Modelsim程序的输出结果由于受到位数的限制,最终只能精确到小数点后第6位,而Matlab的输出结果位数可以精确到小数点后第14位,但两组结果在同时保留6位小数的情况下可以保证数值的一致性.因此,浮点数运算模块误差较小,具有较高的可行性和可靠性,适合在进一步设计中加以应用. 相似文献
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针对软件实时操作系统的开销给嵌入式系统带来性能退化的问题,提出了基于FPGA的硬件实时操作系统的方案,设计了一个硬件信号量管理模块并用Verilog HDL硬件描述语言进行描述。仿真结果验证了这一设计的正确性,且其创建、请求和发送信号量操作的执行速度比μC/OS-Ⅱ中信号量管理部分明显提高。 相似文献