二维DCT算法的高速芯片设计

介绍了一种基于行列变换快速算法的高速DCT处理芯片的设计，并详细阐述了实现这一算法的电路结构．为了提高芯片的处理速度，电路中采用了流水线结构和双RAM转置存储技术，并给出FPGA实现和Verilog综合结果．综合结果显示，该芯片最高可以工作在140MHz的时钟频率上，非常适合于各种视频图像压缩方面的实时应用．     

Low-complexity systolic architecture for inversion

A modified extended binary Euclid＇ s algorithm which is more regularly iterative for computing an inversion in GF（2^m） is presented. Based on above modified algorithm, a serial-in serial-out architecture is proposed. It has area complexity of O（m）, latency of 5m - 2, and throughput of 1/m. Compared with other serial systolic arehiteetures, the proposed one has the smallest area complexity, shorter latency. It is highly regular, modular, and thus well suited for high-speed VLSI design.     

PFM神经网络VLSI电路的故障诊断应用

为了改变传统的基于软件的故障诊断模式,发挥神经网络超大规模集成电路(VLSI)的优势,提出了一种用于故障诊断的改进脉冲频率调制(PFM)模拟神经网络脉冲流VLSI电路.利用单层感知器网络、场效应管电路实现了一种新的数字模拟混合突触乘法/加法器电路.以此电路为基础,设计了进行主轴承磨损故障诊断的神经网络故障识别系统.用含有故障信息的噪声信号代替振动信号进行特征值提取,经过前置信号处理分析、故障特征值提取和神经网络运算,最后得出代表待诊断测试信号与标准故障模板之间"欧氏距离"的VLSI电路输出端电容的电压值.根据各个电压值,可以判断出故障类别.该电路具有较高的识别精度,可以实现实时在线的故障诊断.     

Efficient Statistical Leakage Power Analysis Method for Function Blocks Considering All Process Variations

With technology scaling into nanometer regime, rampant process variations impact visible influences on leakage power estimation of very large scale integrations (VLSIs). In order to deal with the case of large inter- and intra-die variations, we induce a novel theory prototype of the statistical leakage power analysis (SLPA) for function blocks. Because inter-die variations can be pinned down into a small range but the number of gates in function blocks is large(>1000), we continue to simplify the prototype. At last, we induce the efficient methodology of SLPA. The method can save much running time for SLPA in the low power design since it is of the local-updating advantage. A large number of experimental data show that the method only takes feasible running time (0.32 s) to obtain accurate results (3 σ-error <0.5% on maximum) as function block circuits simultaneous suffer from 7.5%(3 σ/mean) inter-die and 7.5% intra-die length variations, which demonstrates that our method is suitable for statistical leakage power analysis of VLSIs under rampant process variations.     

边界约束下的增量式布图规划算法

快速地在局部范围内调整布图已经成为一种设计需要。该文提出了一种二阶段法来实现边界约束下的增量式布图规划算法。根据已有布图规划建立松弛推移图,直观描述各模块之间"空白区"和松弛量的情况;同时建立模块交换图,记录所有具有形状相似特征的模块集合,基于这2个图进行增量式布图规划。第1阶段,基于推移图和交换图调整布图规划,使其满足边界约束。第2阶段,再次利用交换图进行互连性能优化。实验结果表明该算法在较短的时间里不仅对原有布图规划进行了有效调整满足了给定的所有的几何约束,而且还保证了芯片的面积和线长效果。     

一种新的H.264/AVC标量量化并行VLSI结构(英文)

针对H.264视频编码标准关键技术52级标量量化的VLSI实现中,综合考虑速度和面积因素,传统结不适用H.264在高速高并行编码应用中的实时要求,通过采用部分CSD码无符号压缩移位加法树、参考电平连线、对量化系数和步长重新进行分组分段编码等方法,有效替代了H.264标量量化过程中出现的矩阵乘法、查表、除法等不利于硬件加速的算法,提出了一种非常适合流水加速的基于4×4块并行的VLSI结构,通过控制级联加法器级数就可以有效调节其速度性能,当级数为2时,其块处理速率可以达到121.6 MHz ,能够满足4096×2304 @120 Hz视频的实时处理要求。该结构在面积和功耗方面较传统结构也有较大的改进,采用SMIC 0.13μm工艺单元库,综合时钟频率设为100 MHz时,等效门和功耗分别节省了38 %和30 %。     

利用谐函数微分积逼近求解高速VLSI中互连线的瞬态响应

利用谐函数微分积逼近法求解高速大规模集成电路互连线的瞬态响应。ＨＤＱ方法是一种直接的数值方法，与差分和有限元法相比，它的计算量可以大大降低，且具有较高 的精度，适用于频率较高的情况。     

一种用于模拟高速VLSI中互连线瞬态响应的高效数值方法

利用线性多步积分法分析了高速VLSI中互连线的瞬态响应问题，与传统的差分方法相比，本算法具有高效、高精度、占计算机内存少等优点；另外，由于本算法是直接的数值算法，所以在处理互连线问题时，不受条件限制，可以适用于任何类型的互连线响应分析。     

用MatLab仿真高阶RC模型的互连线特性

用MatLab软件，对超大规模集成电路互连线的高阶王氏RC梯形电路模型在时域和频域进行仿真。结果显示，①100阶模型与2000阶模型单位阶跃响应0．9的上升时间仅相差9．5‰，表明用100阶模型仿真已足够精确。②通过仿真，确定了一个来自实际的互连线的通频带宽度。③测定了分布电阻和分布电容对互连线阶跃响应的上升时间及其通频带宽度的影响。④高阶仿真结果与1阶模型的理论结果相比，定性描述相同，定量描述差异较大，因此，用高阶模型对互连线的分布电路性质进行准确描述有一定的必要。     

Low complexity reconfigurable architecture for the 5/3 and 9/7 discrete wavelet transform

1 .INTRODUCTIONThe discrete wavelet transform(DWT) is widely usedin many applications such as signal analysis and pro-cessing,as well asi mage compression,and adoptedtobecome an ingredient in many i mage compressionstandards ,such as JPEG2000 etc . This is because theDWTcan decompose the signals into different subba-nds with both ti me and frequency information and fa-cilitate to arrive a high compression ratio. Lifting-based wavelet[1 ,2]is also called as the secondly genera-tion wave…