基于DSP的语音信号采集系统的设计

设计了一种基于16位定点DSP TMS320VC5410的语音信号采集系统,该系统应用了集ADC和DAC于一体的SIGMA-DELTA型单片模拟接口芯片TLC320AD50C,采用FIFO技术进行缓存,CPLD实现控制逻辑,EZ-USB外围接口器件实现串行通信.主要介绍了系统的硬件结构和软件编程思想及实现方法.经测试,对语音信号回放人耳感觉不到失真.     

SOC设计中多bits数据跨时钟域的解决方法

在SOC(System On Chip)设计中,随着数字系统复杂性的提高,系统芯片中集成了越来越多的模块,这些模块通常工作在不同的时钟频率下.各控制器或者模块之间进行数据访问时,需要在将多bits数据同步到不同的时钟下.从跨时钟域时异步信号带来的亚稳态问题及其造成的影响,提出了包括握手信号和FIFO等针对不同的异步信号传输进行不同的跨时钟设计.     

A－NET机router间通信过程的模拟

在介绍了Ａ－ＮＥＴ计算机的ｒｏｕｔｅｒ部分的功能之后，主要叙述了利用ＵＮＩＸ进程管理和进程通信的功能对ｒｏｕｔｅｒ间通信过程的模拟。     

基于USB的多路数字电话查询系统的设计和实现

已成为工业标准的通用串行总线USB以其灵活、快速、可扩展性、低功耗、低成本等特点成为外设接口的首选方案。介绍了采用USB实现的多路数字电话查询系统的体系结构和应用软件设计。     

声波测井中波列采集的串行采集系统设计

文章从系统的角度介绍了声波测井中波列采集的串行采集系统设计的整个过程,其中包括硬件电路的设计、器件的选用和在整个设计过程中所发现的某些问题及其解决办法.     

1553B总线和CAN总线信息转换技术中的异步FIFO设计

分析了如何在FPGA中设计一个可靠性较高的异步FIFO实现高速4 Mb/s的1553B总线和1 Mb/s的CAN总线互连转换.介绍了格雷码作为异步FIFO读写指针的方法,并详细给出了降低亚稳态发生概率的措施.该异步FIFO满足系统实时性要求.     

基于FPGA和USB的高速数据传输平台的设计

USB2．0技术为外设与主机之间通信提供了一种高效的双向数据通道,可广泛地用于数据采集和工业控制等方面．系统采用USB接口芯片CY7C68013A完成与PC机的数据传输功能．利用CY7C68013A控制器的SlaveFIFO方式,用FPGA产生相应的控制信号,系统实现对数据的快速读写．实验证明,此方案数据准确、速度快,而且还可以扩展到其他需要USB快速传输的系统中．     

APD线阵激光雷达多路飞行时间并行测量系统研究

论文设计并实现了8路高精度时间间隔并行测量系统,解决了1×8APD线阵激光雷达同时测量8路激光回波飞行时间的问题。系统硬件由计时板和控制板组成,具有互换性和扩展性;计时板包含1片可测量8路激光飞行时间的TDC-GPX芯片;控制板包含1片ARM STM32处理器,用于配置TDC-GPX芯片、读取测量数据、并上传数据至PC机。系统软件采用事件驱动模式编程,并融合了循环FIFO数据结构与中断技术。由测距实验及数据分析表明：该系统稳定可靠,不同通道距离测量一致性误差小于2ns。     

Low Latency High Throughout Circular Asynchronous FIFO

This paper describes a circular first in first out （FIFO） and its protocols which have a very low latency while still maintaining high throughput. Unlike the existing serial FIFOs based on asynchronous micropipelines, this FIFO＇s cells communicate directly with the input and output ports through a common bus, which effectively eliminates the data movement from the input port to the output port, thereby reducing the latency and the power consumption. Furthermore, the latency does not increase with the number of FIFO stages. Single-track asynchronous protocols are used to simplify the FIFO controller design, with only three C-gates needed in each cell controller, which substantially reduces the area. Simulations with the TSMC 0.25 μm CMOS logic process show that the latency of the 4-stage FIFO is less than 581 ps and the throughput is higher than 2.2 GHz.     

ATM网络中一种链路速率分配算法

针对ATM网络中不同业务的需要,提出了一种采用FIFO机制的易于实现的单队列缓存分配方案,但该方案为了获得较高的链路利用率就需要较大的缓存空间·因此进一步提出了旨在减少信息对缓存的占用的多队列链路速率分配算法,并求解了链路速率的分配规则表达式·理论分析表明,该算法能够在一定程度上克服单队列缓存分配算法对缓存空间的耗费,并保证链路速率的合理分配·