快速跳频PLL中杂散抑制比的最佳设计值

系统地研究了快速跳频PLL中杂散来源,给出了环路杂散模型,定义了杂散抑制比。定性分析了MF SK FH通信系统检测误码率Pe与杂散抑制比λ之间的关系,并通过计算机辅助分析,定量计算出误码率与杂散抑制比的关系曲线。实验结果表明,MFSK FH通信系统中存在一个杂散抑制比的最佳设计值,约为-50dB,它为快速跳频PLL的优化设计提供了参考依据。     

小频率步距程控锁相信号源

研制一种电流变高压电源的标准参考信号。方法用一种具有两个可编程分频器的锁相频率合成电路和０９８单片机,按照特定的频率合成算法实现分频参数的计算与系统控制,     

基于FPGA的小功率立体声发射机的设计

介绍了基于FPGA,利用数字频率合成技术实现的小功率立体声FM调频发射机的设计.采用FPGA完成对核心芯片MC145152的控制,可自动改变并测量发射频率并用液晶显示;同时实现了频率扩展、自制音源、立体声编码等功能,使该方案更加完善、实用.本设计基于超高速硬件描述语言VHDL在Xilinx公司的SpartanⅡ系列的XC2S2005PQ-208芯片上编程实现,经测试,整机功能齐全,性能指标优良.     

锁相环中低电流失配电荷泵的设计

提出了一种应用于低供电电压低相位噪声锁相环系统的低电流失配的电荷泵电路。仿真结果表明,输出电压0．4V～1．3V范围内。电荷泵上下电流失配小于1％,满足低供电电压锁相环系统对电荷泵的要求。电路采用中芯国际0．18μm标准数字工艺参数仿真。     

数字式可编程锁相环光栅信号倍频器

用微型计算机控制锁相环(PLL)可对计量光栅信号进行数字倍频。用这种技术产生的角度定标脉冲去量度齿轮传动链误差比用时钟脉冲合理,有助于提高光栅仪器的动态检测精度。     

基于PLL的HFC网管数据调制器设计

设计了基于PLL的HFC网络数据调制器．调制方式采用FSK，频偏为100kHz．这种数据调制器频率稳定度高，覆盖范围宽，并且可实现载波频率捷变．     

基于DDS技术的FM信号发生器的设计及其FPGA实现

以FPGA为主要硬件,采用直接数字频率合成技术结合嵌入式锁相环,开发出了一种具有数字调制功能的FM信号发生器,并在自行研制的ALTERA Cyclone实验板上得到实现.经调试,该信号发生器的频率分辨率为0.596 HZ,最高输出载波频率达到10 MHz,同时具有输出相位连续,抗干扰能力强等优点.     

锁相环时域抖动的分析与仿真

分析造成锁相环时域抖动的原因的基础上,提出了一种时域抖动的仿真方法,用于确定锁相环的输出短期抖动和经过分频器后的长期抖动.     

Implement of FLEX and POCSAG pager testing system

The synthesized signal testing equipment is widely used in the field of wireless communication. A new design method of FLEX and POCSAG page testing instrument is introduced, which is based on MCU encoder, FPGA control and digital RF. The technology of DDS and PLL is also presented. Biography: LUO Kun (1975-), male, Master candidate.     

基于单片机的带同步锁相逆变器控制

针对能量反馈逆变装置设计,用单片机89C52设计并实现了带同步锁相的电压型逆变器控制方案。