基于多小波变换的图像编码算法研究

 多小波是小波理论的新分支,将传统的单小波拓展到矢量空间。多小波既包括了传统小波的全部优点,同时又克服了单小波的缺陷,将实际应用中十分重要的正交性、对称性、紧支性、光滑性完美地结合在一起,因此多小波在图像处理方面的应用也显示出巨大的潜力。该文在研究了JPEG2000的核心编码技术——EBCOT算法和多小波变换原理的基础上,提出了结合EBCOT算法的多小波图像编码。算法将各种常用的多小波基,结合EBCOT算法,对灰度图像进行压缩编码。实验结果证明基于EBCOT算法的多小波图像编码方法能够对图像进行很好的压缩。     

一种JPEG2000算术编码器的优化算法与实现

通过对索引表和概率间隔区间更新条件的分析,提出了一种JPEG2000算术编码器的部分并行优化算法.在连续编码两个数据对时,通过预测间隔区间的变化,可以一次完成索引表和间隔区间的更新,从而减小了编码数据的关联性,实现了算术编码器的部分并行编码.设计了基于3级流水线的JPEG2000算术编码器,并通过了FPGA验证.试验结果表明,该算法平均每个时钟编码1.58对数据,比每个时钟编码1对数据的普通算法,编码效率提高了58%.     

EBCOT图像压缩算法中若干问题的研究

EBCOT作为一种新的嵌入式图像压缩算法，比EZW和SPIHT算法具有更多的优越性，但它在具体实现中还尚有不清楚之处.作者针对“显著性标记”在位平面间及其内部邻域信息的传递，19种上下文索引值的确定原则及对MQ编码器输入信号的影响，以及MQ编码中状态转移等问题的不足，明确阐述了“显著性标记”对嵌入式和编码通道的重要性表示方式，19种上下文索引值与编码原语的对应关系及其在MQ编码器的输入信息中的获取途径，以及MQ编码中由概率分布模型和状态转移表引起的状态转换之实现方法. 最后对其性能进行了分析.     

基于JPEG2000的感兴趣区域压缩编码算法

提出一种基于JPEG2000感兴趣区域的图像压缩方法.该方法首先提取出感兴趣区域;然后为达到重要信息不丢失的前提下增大压缩率的目的,对不同区域采用不同压缩率,即对感兴趣区域进行低倍率有损压缩,对背景区域进行高倍率有损压缩;最后通过计算均方误差(mean squared error,MSE)和峰值信噪比(peak signal to noise ratio,PSNR),对该方法进行客观评价.实验结果表明:基于ROI的压缩方法的性能优于一般压缩方法,在获得更高压缩率的前提下,压缩重构图像保持了较高的峰值信噪比,较好地解决了压缩率和图像质量之间的矛盾.     

基于WBCT的地震数据感兴趣区域编码算法

提出一种基于小波域Contourlet变换(WBCT)最优截断嵌入码块(EBCOT)的地震数据压缩算法.首先利用WBCT获得地震数据的稀疏表示,根据码块熵最小化原则优化WBCT方向分解,降低码块复杂度,提高编码效率;然后针对不同地质信息对小波各子带的带通特性不同,改进JPEG2000算法感兴趣区域掩模处理方式,对不同的小波子带设置不同权值,进行掩模处理;最后通过EBCOT编码生成压缩码流.实验结果表明,重构的地震数据不仅峰值信噪比(PSNR)得到提高,而且地震数据同向轴局部纹理失真明显减小.     

JPEG2000静止图像核心压缩算法

国际标准化组织(ISO)指定的新一代静止图像压缩标准:JPEG2000具有传统JPEG图象格式所没有的更高压缩比和更多有利于数字化图象处理的新功能。本文通过对JPEG2000编解码过程及其核心算法(EBCOT)予以详细分析,更好的体现了JPEG2000压缩标准新的特征以及与现有压缩标准相比显示出来的优越性能。     

JPEG2000图形压缩技术

本文介绍了压缩标准JPEG2000的编解码系统的体系结构、关键技术、主要特点等,通过实验数据说明了JPEG2000的先进性.     

JPEG2000 DWT变换器和EBCOT编码器的VLSI结构设计

为了进行符合新一代静止图像压缩标准 JPEG2 0 0 0的图像编码 IP核设计 ,提出了基于 JPEG2 0 0 0标准的离散小波变换器 (DWT)和优化截断的嵌入式分块编码器 (E-BCOT)的 VL SI结构。DWT采用的空间组合推举体制算法(SCL A)将基于 9/ 7滤波器的标准推举 (lifting)算法体制快速的运算量降低了 5 / 12。EBCOT采用的并行运算和动态内存控制 (DMC)结构 ,在保证编码速度的前提下 ,最大限度减小了片内小波系数缓存量和访问频率。这 2项设计均可以作为单独的 IP核应用在其他需要高速图像处理的领域 ,如远程监控、数码相机等。     

JPEG 2000自适应算术编码器FPGA设计

研究JPEG 2000标准中自适应算术编码器的硬件实现问题, 提出一种适合ASIC实现的并行结构, 并在FPGA上对其进行了仿真验证.该设计使用VHDL语言在RTL级描述; 并以XILINX XC2V8000-5FF1152为基础, 在ISE 5.2下完成综合及后仿真.在整个JPEG 2000设计中, 最高工作时钟66 MHz, 自适应算术编码器处理速度可达到0.25 bit/cycle.     

JPEG2000 T2编码快速算法及硬件实现

对JPEG2000中T2编码器的率失真优化算法和码流组织方法进行了深入分析,提出了一种易于硬件实现的T2编码器快速算法并详细给出了其硬件结构。通过降低率失真斜率估计的计算复杂度、简化优化截取方法和码流组织中标记树(tagtree)编码方法,降低了T2编码器硬件实现的难度,减少了硬件资源,提高了JPEG2000硬件系统处理的并行度。实验结果表明,输出码流符合JPEG2000标准格式,而图像质量下降很小,系统已通过了FPGA验证。