用有限状态机设计数控振荡器

用VHDL有限状态机设计了一种用于数字锁相环的数控振荡器,详细分析了解决相位调整和消除“毛刺”的方法,对设计实现过程中应注意的相关问题也作了具体讨论;测试和实际应用表明其性能稳定可靠。     

超前滞后型数字锁相环LL-DPLL在FPGA／CPLD中的实现

研究超前滞后型数字锁相环的系统原理．讨论了数字信号在3个功能模块超前滞后的原理，给出了它们在FPGA／CPLD中实现的方式，为需要全数字锁相环控制的设备提供了一种可行的电路设计方案．     

一种基于FPGA精确位同步的设计与实现

详细介绍了如何在FPGA中利用VHDL语言实现数字锁相环,以便从位流数据中恢复出位时钟,以保证数据的正确解调。     

频率分辨率改进型数控振荡器的设计

设计了一个应用于四频带全球移动通信系统(GSM)收发机的频率分辨率改进型数控振荡器.提出了一种新型串联开关变容管模型并进行理论分析,将其应用在振荡器的精确调谐电容阵列中,验证了其对频率分辨率增强的性能.设计采用90 nm互补金属氧化物半导体工艺,当谐振在3.1 GHz时,数字加抖前的频率分辨率达到1.6 kHz,距中心频率20 MHz处的相位噪声为-152 dBc/Hz,功耗8.16 mW.仿真表明,该频率分辨率改进型数控振荡器满足四频带GSM收发机的要求,适于应用在全数字锁相环中.