硅栅CMOS集成电路测试图形的研究

本文介绍了用于硅栅CMOSIC园片级工艺诊断和可靠性监控的微电子测试图形。重点论述了(1)用于检测漏、源及多晶硅薄层电阻和因扩散及腐蚀引起的横向变化量的组合结构,(2)用于监测CMOSIC动态参数的结构设计及其对工艺的评价。     

CMOS在专业摄像机领域的应用前景分析

本文在比较了CMOS和CCD的工作原理和各自的优缺点之后,通过对索尼公司应用CMOS作为感光芯片的摄像机的发展趋势研究,提出专业摄像机换“心”时代,即将来临。     

基于0.6μm CMOS复接器的设计

复接器是光纤通信系统的重要组成部分。文章采用CSMC-HJ0.6μmCMOS工艺设计,工作速率为622Mb/s的4∶1复接器。为了适应高速电路设计的需要,采用源级耦合场效应管逻辑(SCFL)电路形式和树型结构,分析和设计了复接器的系统结构和单元电路,并用SmartSpice进行了仿真。仿真结果表明,电路的工作速率可以达到622Mb/s,且其它各项指标均可达到要求。     

高性能CMOS LVDS I/O接口单元的设计研究

提出了一种适用于笔记本电脑平板显示器接口的高性能CMOS LVDS I／O接口单元，着重分析了高性能CMOS LVDS I／O接口单元电路结构及其工作原理，基于TSMC的3．3V0．25μm CMOS SPICE模型，在Cadence的环境下用Spectre仿真器进行模拟，仿真结果充分体现了该LVDS I／O接口单元的高速率、低功耗及低噪声等高性能．     

0.25 μm CMOS蓝牙射频接收机前端

采用TSMC 0.25 μm CMOS工艺，设计了一种2.4 GHz CMOS低中频结构的蓝牙射频接收机前端.整个接收机前端包含全差分低噪声放大器、混频器以及产生正交信号的多相滤波器.叙述了主要设计过程并给出了优化仿真结果.采用Cadence SpectreRF进行仿真，获得了如下结果：在2.5 V工作电压下，中频输出增益为21 dB，噪声系数为7 dB，输入P 1 dB为-21.3 dBm，IIP3为-9.78 dBm，接收机前端总的电流消耗为16.1 mA.     

基于FPGA与USB的CMOS图像获取与采集系统设计

实现了基于FPGA与USB的CMOS图像获取与采集系统的设计.介绍了成像系统的结构、CMOS图像获取时序的VHDL程序实现、包含FPGA控制及USB固件与VC接口界面程序等在内的数据传输通路设计以及Direct Draw数字图像的显示等.实验结果表明,成像系统工作正常,数据传输满足USB接口规范与设计要求.     

计算机BIOS与CMOS相关性分析与故障处理

阐述了BIOS与CMOS的关系,对系统BIOS故障引起死机和CMOS造成的死机故障分别进行分析,并给出了各自的处理措施,探讨了BIOS设置选项注意的问题。     

CMOS集成电路闩锁效应的形成机理和对抗措施研究

以反相器电路为例。介绍了CMOS集成电路的工艺结构；采用双端pnpn结结构模型，较为详细地分析了CMOS电路闩锁效应的形成机理；介绍了在电路版图级、工艺级和电路应用时如何采用各种有效的技术手段来避免、降低或消除闩锁的形成。这是CMOS集成电路得到广泛应用的根本保障。     

适于MEMS加速度计读出电路带宽可调的低通滤波器

提出了一种适于MEMS电容加速度计读出电路带宽可调的低通滤波器,带宽调节范围为100Hz～8kHz。信号频率低于500Hz时选用开关电容低通滤波器,高于500Hz的信号则由连续时间低通滤波器来处理。该低通滤波器采用1.2μm的2P2M的N-阱CMOS工艺实现。设计中分析并解决了因时钟信号引起的制约开关性能的因素:优化的开关时序消除了电荷注入引起的非线性;时钟馈通敏感节点增加虚拟开关抵消了耦合电荷;高PSRR共源共栅折叠式差分输入结构,有效地抑制了来自电源的干扰,改善了电路的性能。     

一种高速低相位噪声锁相环的设计

设计了一种1．8V、SMIC0．18μm工艺的低噪声高速锁相环电路．通过采用环行压控振荡器,节省了芯片面积和成本．通过采用差分对输入形式的延时单元,很好地抑制了电源噪声．与传统的简单差分对反相器延时单元相比,该结构通过采用钳位管和正反馈管,实现了输出节点电位的快速转变,整个电路芯片测试结果表明：在输入参考频率为20MHz、电荷泵电流为40μA、带宽为100kHz时,该锁相环可稳定输出频率为7971MHz—1．272GHz的时钟信号,且在中心频率500kHz频编处相位噪声可减小至-94．3dBc／Hz。