基于硬件加速的反射和折射场景的辐射度方法

镜面反射、折射场景的辐射度计算是非常耗时的过程。通过引入光学映射虚物体的概念,并且提出了统一创建反射和折射虚物体的方法,在非漫射环境辐射度计算时,采用处理实际物体一样的方法处理虚物体,这样,形状因子和附加形状因子的计算都可以借助图形硬件加速来完成。基于同样的通过引入虚物体而利用图形硬件加速的思想,利用支持OpenGL的图形硬件加速卡,实现了具有镜面反射和折射效果的辐射度场景的实时绘制。结果表明,利用图形硬件是提高真实感图形绘制速度的有效手段。     

基于GPU粒子系统的烟花实时仿真

烟花的仿真对于烟花燃放编排、动画游戏、影视特效等有着非常重要的应用.基于粒子系统可以进行烟花的模拟,但粒子数较多时常常绘制速度较慢.引进最新发展的图形硬件加速绘制技术,提出了一种基于GPU(GraphicProcess Unit)粒子系统的烟花绘制技术,并构架实现了一个实时的烟花仿真系统,实现了不同烟花燃放场景的真实感仿真.     

可变数据集合维护问题的硬件加速结构与方法

针对可变数据集合维护问题,提出了一种通用的硬件结构,根据接收到的操作指令灵活地实现链表数据结构的大多数常用功能,并支持一些高级功能.不仅能够使用链表指针对结点进行定位,还可以像传统的线性编址存储器一样直接使用物理地址进行数据访问.为了解决存储资源受限问题,设计了一种存储资源回收机制对失效结点进行回收.实验结果表明,提出的通用硬件链表结构可以优化对可变数据进行维护的处理过程,而且该结构资源占用较少、功耗较低,与PC上的软件链表数据结构相比,硬件链表结构在执行时间上也具有较高的加速比.     

一种新的NIOS-Ⅱ Turbo解码器硬件加速方案

提出了一种基于硬件加速的NIOS-Ⅱ Turbo解码器的实现.该方案首先构建了由两个并行级联的RSC编码器组成的编码器和由两个相同的SOVA解码器组成的解码器所构成的Matlab原型,仿真结果表明解码器中误码率在每次迭代中都有下降(下降至10-4),除了低信噪比情况(低于-5dB).然后,描述并比较了两种基于FPGA实现的解码器.第一种是由一个运行在NIOS II快速型软核处理器的软件实现,第二种是在第一种方案中加入了硬件加速器.从硬件解码过程加速实施的结果来看,BER大致和软件解码实现相同,但执行时间减少了25%³4%,当解码迭代的次数增加1至20时,与软件解码实现相比,硬件加速的方法对资源的需求增加了10%34%,当解码迭代的次数增加1至20时,与软件解码实现相比,硬件加速的方法对资源的需求增加了10%¹6%.     

基于Tiny-yolo的网络压缩与硬件加速方法

针对Tiny-yolo网络模型规模大、占内存多、计算量大、不易在嵌入式端实现的问题,提出了网络压缩、结合硬件加速的方法对其进行优化.首先,分析网络连接关系,对网络贡献较小的连接进行裁剪实现网络压缩,裁剪后的权值矩阵采用稀疏化存储方式减少内存占用;其次,对权值进行量化,通过改变数据的位数,在保证精度误差范围内进一步减小内存占用量和计算复杂度;最后,根据Tiny-yolo网络结构特点提出了深度并行-流水的FPGA加速优化方案,最终实现了Tiny-yolo网络运算的硬件加速.通过实验验证,网络裁剪结合量化可以实现36X左右的压缩比率,通过硬件加速优化,相比在最大频率为667 MHz的ARM Cortex-A9上运算实现了7X左右的运算加速.     

基于FPGA的SSD目标检测硬件加速器设计

设计了一种基于FPGA的目标检测算法的硬件加速器, 采用循环分块和循环展开的方式来优化卷积池化循环, 可以以任意并行度进行卷积和池化计算。使用一种基于AXI总线的数据重排序方式, 在不带来额外硬件资源开销的情况下, 对特征图进行重排序, 可以降低数据传输时间。将该硬件加速器部署至Xilinx ZCU 102开发板进行验证, 结果表明SSD算法前向推理性能为534.72 GOPS, 推理时间为113.81 ms。     

嵌入式电容层析成像系统的成像加速方法研究

为了提高嵌入式系统设计中电容层析成像(ECT)的图像重构速度,研究了一种针对进阶精简指令集机器加上现场可编程门阵列(ARM+FPGA)硬件架构的图像重构算法加速技术。针对广泛应用且鲁棒的Landweber迭代算法(ILA),首先分析算法结构,然后基于FPGA的流水线特点,改进ILA涉及的循环结构,从而达到加速的效果。同时,针对ARM+FPGA架构的特点,讨论了ARM核与FPGA核各自的任务分配方式,进一步优化了算法速度。为了验证算法的有效性,分别在使用MATLAB编程和使用提出的加速方法搭建的ZYNQ平台进行了图像重构实验,从图像重构耗时、图像相对误差和图像相关系数3个指标论证提出方法的有效性。实验结果显示,使用搭建的ZYNQ平台进行Landweber算法成像时,每个图像的运行时间比使用MATLAB编程的运行时间减少了30%～40%。该研究在保持重构精度的同时有效提升了迭代算法的速度,对于ECT系统的硬件加速具有一定适用性。     

基于FPGA的可配置卷积结构的神经网络协处理器设计

针对卷积神经网络中卷积计算时间复杂度高、同一电路计算不同尺寸卷积造成资源浪费的问题,本文提出一种具有可切换卷积计算结构的神经网络协处理器.协处理器由32位的专用指令控制,通过对不同结构神经网络的解析,生成相应的控制指令.卷积计算单元根据指令自动切换乘累加器结构或乘加树结构,对多个卷积计算单元进行组合提高了电路的并行性....     

一种新的NIOS-Ⅱ Turbo解码器硬件加速方案

提出了一种基于硬件加速的NIOS-Ⅱ Turbo解码器的实现.该方案首先构建了由两个并行级联的RSC编码器组成的编码器和由两个相同的SOVA解码器组成的解码器所构成的Matlab原型,仿真结果表明解码器中误码率在每次迭代中都有下降(下降至10-4),除了低信噪比情况(低于-5dB).然后,描述并比较了两种基于FPGA实现的解码器.第一种是由一个运行在NIOS Ⅱ快速型软核处理器的软件实现,第二种是在第一种方案中加入了硬件加速器.从硬件解码过程加速实施的结果来看,BER大致和软件解码实现相同,但执行时间减少了25％～34％,当解码迭代的次数增加1至20时,与软件解码实现相比,硬件加速的方法对资源的需求增加了10％～16％.