TD-SCDMA芯片设计中的串扰分析

集成电路进入了超深亚微米领域,金属层增加,线宽减小,使电路的性能和密度都得到了很大的提高,但也引入了愈来愈严重的互连线效应,并最终引发了信号完整性问题。在这其中,串扰噪声是一个关键的问题,论述了TD-SCDMA芯片设计中串扰噪声的成因及影响,介绍了串扰预防、分析和修复的一般方法。     

A 65-nm 1-Gb NOR floating-gate flash memory with less than 50-ns access time

This paper presents a 65-nm 1-Gb NOR-type floating-gate flash memory, in which the cell device and chip circuit are developed and optimized. In order to solve the speed problem of giga-level NOR flash in the deep submicron process, the models of long bit-line and word-line are first given, by which the capacitive and resistive loads could be estimated. Based on that, the read path and key modules are optimized to enhance the chip access property and reliability. With the measurement results, the flash memory cell presents good endurance and retention properties, and the macro is operated with 1-las/byte program speed and less than 50-ns read time under 3.3 V supply.     

深亚微米工艺CMOS Gilbert混频器噪声分析

深入研究了深亚微米工艺下的CMOS Gilbert混频器噪声产生机理,提出了深亚微米工艺下的混频器噪声系数性能解析模型.基于0.25μm标准CMOS工艺的Gilbert混频器仿真结果表明,该预测的噪声系数理论值与仿真结果相差最大为1.5 dB,相对误差最大为12.5%.     

0.18μm RF-CMOS器件交流小信号模型的研究

以BSIM 4为基本的内核,针对5 GHz左右的宽带无线通信中的RFIC设计为目标,提出了在这个工作频段专用的深亚微米(0.18μm)RF-CMOS的交流小信号模型。通过对模型的验证,模型仿真值与实测值比较吻合,说明本文得出的交流小信号模型是准确的。由于本模型在收敛性和计算速度间折衷,具有很强的工程意义。     

基于自适应增强的静态随机存储单元失效率快速仿真算法

随着纳米工艺的不断推进,由随机工艺参数偏差引起的电路稳定性问题日益突出.静态存储器由大规模高度重复性电路单元结构组成,要保证整个芯片工作正常,要求单个单元电路失效的概率极低,相关的失效事件属于极端概率事件.传统的蒙特卡洛采样在产生足够的有效采样点和精确捕捉实际失效区域分布方面存在诸多缺陷.本文采用的自适应增强(AdaBoost)方法是一种新的统计学习技术,通过样本学习构建一个强分类器,可以过滤掉大量无效的采样点,使采样点更集中的分布在失效区域中.另外,本文引入交叉熵方法改进传统的重要性采样算法,达到更快的收敛速度.该方法综合了数据挖掘和极值理论的思想,能够快速精确地捕捉失效区域实际分布,相比于标准的蒙特卡洛采样方法,在不损失精度的情况下效率提高了1000倍以上.     

一种用于深亚微米电路模拟的高精度MOST宏模型

提供了一种新的方法,用于建立深亚微米电路中MOST的伏安特性方程.该方法根据深亚微米MOST的数值模拟结果或实测结果,直接将小尺寸MOST特性方程用函数拟合技术,在M atlab中用程序实现,所建立的伏安特性方程没有非饱和区、饱和区的间断点,是一个不分区间的统一表达式.对所得到的结果进行了计算验证,证明了建模方法和结果的正确性.     

对模拟退火算法解不均匀性的改善

模拟退火算法(SA)是一种对复杂的组合问题很有效的最优化算法,例如LSI设计中的布局设计,但模拟退火算法需要很长的执行时间,所以许多的研究者都在研究更快的模拟退火技术.在观察到模拟退火算法得到的结果可能会产生不均匀性,并且在几个简单集成模块布局问题的实验中发现这种不均匀性超过了30%,由此提出了一个改善SA算法结果的方法,称之为TOSA算法.通过对标准布局问题的实验,证明了SA算法结果的不均匀性和TOSA算法的有效性.在应用TOSA算法对8个全局标准布局问题IBM01～IBM02和IBM07～IBM12进行的布局实验中,相较于原始的模拟退火算法,在解的质量上获得了平均4%～7%的改善.     

深亚微米和3D背景Cache延迟设计与模拟关键技术

研究了深亚微米和3D条件下的cache访问延迟的设计和模拟技术.对不同容量、不同关联度、不同技术的cache进行了模拟.实验结果显示,深亚微米条件下,互联网络成为影响cache访问延迟的重要因素,40 nm工艺下它可占cache总访问延迟的61.1%;tag比较器的延迟对cache访问延迟的影响可达9.5%.但后者并未得到已有模型的重视.鉴于此,对已有的cache访问延迟模型进行了改进.基于3D条件下多核处理器最后一级大容量cache(L3C)的容量不断增长的趋势,eDRAM在功耗和面积上的优势使其更具吸引力.模拟结果显示,在容量为1 MB, 4 MB及大于16 MB的L3C设计下,相同容量的eDRAM cache延迟比SRAM cache小,差值为8.1%(1 MB)至53.5%(512 MB).实验结果显示,未来3D多核处理器设计中eDRAM是设计L3C的更佳选择.