用LC并联谐振回路作为天线发送振幅键控信号的研究

用ＬＣ并联谐振回路作为天线发送振幅键控调制信号时，会出现较大的波形失真。文章较详细地分析了失真的原因，并对采取的克服措施进行了介绍。     

关于奉天实业学堂初建时期几个问题的考证

依据历史的史实，详细探究了奉天实业学堂成立初期的时间、名称、地址和第一任校长等问题。     

时序分析中时序约束条件的确立和检验算法

针对同步多相时序电路在满足建立时间约束时却忽视保持时间约束的情况，提出了一个基于锁存器多相时序电路的建立时间约束和保持时间约束的检验算法。该算法考虑了时钟偏斜对建立时间和保持时间的影响。经具体时序电路验证，本文检验算法是可行的。     

通过监理实践浅谈设计对工程投资的影响

在工程项目建设过程中,投资控制贯穿于建设项目的初步设计阶段、技术设计阶段、施工图设计【阶段、施工阶段和交付使用阶段。但重点在于设计阶段。据一些资料介绍,设计阶段对整个工程投资的影响占75%以上。由此可见,设计阶段是影响工程项目投资控制的关键所在。在我国普遍忽视了设计阶段,而将投资控制重点放在施工阶段,通过监理实践,再次阐明了设计阶段是投资控制的关键,在社会主义市场经济下,我们应该开展设计方案竞赛,组织设计招标,来实现建设项目的最佳目标。     

FPGA的可靠时钟设计方案

对于现场可编程门阵列(FPGA)常见的6种时钟设计,根据建立时间和保持时间的要求,按照同步设计原则,分别给出可靠的时钟设计方案.利用这些方案来设计FPGA的时钟,可以更容易完成FPGA的项目设计,使得FPGA系统更稳定、更可靠.     

流水线模数转换器中高速低功耗开环余量放大器的设计

为了降低流水线模数转换器(ADC)中余量放大器的功耗并提高其速度,提出了一种新的开环余量放大器结构及其增益控制方法.该放大器采用简单差动对结构,并使用放大器的复制电路和一个差动差值放大器来控制主放大器输入对管的跨导,以稳定开环余量放大器的增益.所提出的放大器结构可以工作在低电源电压下,而且不需要共模反馈电路,与采用共源共栅结构和共模反馈的开环放大器相比,功耗更低,响应速度更快.仿真结果表明,所提开环余量放大器的功耗仅为5.5mW,在满幅度阶跃输入的情况下,输出建立时间小于3ns.将该开环余量放大器应用到采用数字校准的流水线ADC中,实现了采样率为4×107s-1的12位模数转换.     

全MOS运放的摆率SR与建立时间T_(set)的模拟及其宏模型的建立

主要讨论了全MOS运放的摆率SR和建立时间的模拟方法,并建立了一个全MOS运放宏模型,给出了计算该模型参数的全部公式。该模型能对运放的重要特性进行比较全面的模拟,且模拟精度比较高,它可直接使用SPICE通用分析程序进行直流、交流和瞬态分析。