缓冲器在高层楼供水系统中减振降噪应用研究

将缓冲器应用于高楼供水系统进行减振降噪,完成了理论计算和实验研究,应用结果表明:合理设计和安装缓冲器能够减少管路振动,降低噪声。     

运用遗传算法的深亚微米输出缓冲器优化设计方法

分析了小尺寸效应对深亚微米器件性能的影响，结合输入输出耦合电容和漏极扩散层寄生电容对CMOS反相器延迟影响很大的特点，建立了小尺寸器件延时估算模型．采用变尺寸率反相器级连方法，建立了深亚微米输出缓冲器优化设计模型，并运用遗传算法建立了新的优化方法．该方法利用罚函数将小尺寸输出缓冲器优化问题转化为无约束问题，通过适应度函数设计和染色体编码，得到遗传优化结果，克服了传统方法处理非线性多变量问题时存在的效率降低等缺陷．SPICE仿真表明，应用新的深亚微米缓冲器设计模型及方法的优化结果与传统设计比较，延时减少了1个数量级以上，尺寸减小了30%以上，验证了新的深亚微米缓冲器设计模型及设计方法的可靠性．     

不耐烦等待信元的优先权排队

研究具有两类信元的带优先权的M／M／1排队系统，两类信元到达为相互独立泊松过程，两类信元分别在各自有限的缓冲区中排队，第一类信元较第二类信元具有强占优先权，同时第一类信元是不耐烦的．笔者采用矩阵分析的方法给出了两类信元各自的稳态分布，并作了相应的性能分析。     

冲压设备液压缓冲器动态响应分析

本文分析了液压缓冲器的工作原理及其力学特性，并提出了计算缓冲力的方法，与实测结果的对比表明，计算结果较为准确，所提方法正确可行。     

第一炼轧厂方坯机组固定挡板设计改造

针对第一炼轧厂方坯机组在生产中固定挡板存在的问题,提出使用环形弹簧式缓冲器组成的固定挡板替代原设计刚性联接的固定挡板的解决方法,较好地解决了生产问题,避免安全隐患,保证安全生产。     

A buffer insertion and simultaneous sizing timing optimization algorithm

A path-based timing optimization algorithm for buffer insertion and simultaneous sizing is proposed. Firstly, candidate buffer insertion location and buffer size for each branch in a given routing path were obtained via localized timing optimization. Then, through evaluating each potential insertion against design objectives, potential optimal buffer insertion locations and sizes for the whole routing tree were determined. At last, by removing redundant buffer insertion operations which do not maximize S （ so ）, given timing requirements are finally fulfilled through minimum number of buffers.     

某型航炮气压缓冲器结构优化设计与强度分析

某型航炮是武装直升机的主要攻击武器,自动化程度高,设计复杂,机构紧凑。气压缓冲器是某型航炮主要部件,其工作原理是利用气体腔内压强来减少活动件的后座冲量。通过对某型航炮气压缓冲器内腔压力分析,利用SolidWorks Simulation软件建立了气压缓冲器的工作模型,对气压缓冲器工作时的应力强度分析和位移变形量作出仿真,提出了结构优化设计方法。     

220kV SF6断路器爆裂原因的思考

针对瑞士S＆S公司生产的型号HGF114／1A六氟化硫断路器故障，本文从设备本身内部元件原因进行分析，并提出相应的防范措施．供技术人员参考。     

面向光通信应用的CMOS 28 Gbps低功耗高抖动容限CDR电路设计

为了解决光模块中高功耗芯片恶化激光调制器性能，以及解决收发端时钟基准偏差导致误码率高的问题，设计了一款低功耗高抖动容限的时钟数据恢复电路（CDR）。通过采用压控振荡器（VCO）型全速时钟的CDR系统架构和电感峰化的时钟缓冲技术，降低了CDR芯片的功耗；通过在CDR积分通路中引入零点补偿电阻，提高了CDR的抖动容限。该CDR采用CMOS 65 nm工艺设计和1.1 V电源供电，后端仿真结果表明：当CDR电路工作在28 Gbps时，功耗是2.18 pJ/bit，能容忍的固定频差是5 000 ppm，恢复时钟的抖动峰峰值是5.6 ps，抖动容限达到了设计指标，且满足CIE-25/28G协议规范。     

基于IBIS模型的高速数字I／O缓冲器的瞬态行为建模

引入了一种基于最新版本的IBIS模型给出的信息构造高速数字I／O缓冲器的瞬态行为模型的方法，阐述了从IBIS建模数据中得到这种瞬时状态转换行为模型的过程，同时获得了建模所需要的充分条件，与相应的晶体管级模型相比，该方法在获得了更高仿真精度的同时，提高了具有大量同步开关器件芯片互连的仿真速度，最后，为了验证模型的有效性，给出了该模型和晶体管级模型（SPICE模型）模拟结果的比较。