可变2n点流水线FFT处理器的设计与实现

设计一种可以连续计算N点复数序列傅里叶变换(FFT)的流水线结构处理器,其序列长度N(为2的幂)可变.流水线结构由乒乓存储器将基本运算模块级联而成,对输入数据的顺序以及流水运算的级数加以控制便可计算不同长度序列FFT.给出了由序列长度控制输入数据倒序、旋转因子寻址以及数据输出的实现方法.数据采用块浮点表示,提高了运算精度.用硬件描述语言VHDL在寄存器传输级(RTL级)进行描述,并在单片FPGA上实现.该芯片可工作在80 MHz,连续计算时,处理长度为1 024点的序列仅需12.8 μs.     

基于FPGA的高速FFT处理器的设计与实现

针对高速实时信号处理的要求,提出了4096点快速傅立叶变换（FFT）处理器在现场可编程门阵列（FPGA）中的设计与实现方法。该方法采用了按频率抽取（DIF）基4算法和6级流水线结构,每级均采用FIFO存储器实现延迟功能,和四路转接器一起共同完成序列的码位抽取。为了避免数据溢出,采用块浮点结构来表示数据,节省了器件资源。实验结果表明,该方法在保证运算精度和实现复杂度的同时,提高了处理器的数据时钟频率和处理速度。     

基于FPGA快速二维DCT图像编码结构

本文提出了一种二维DCT快速算法的FPGA实现结构,采用行列分解算法将二维DCT分解成两个一维DCT和一个转置缓冲器组成的结构,其中一维DCT借鉴Arai DCT算法,并采取了FPGA特有的并行的流水线技术,该结构极大减少了加法器和乘法器的数量,节省了计算时间。该结构的特点是高数据吞吐率、硬件资源消耗少,功耗低。实验结果证明了二维DCT核设计的正确性,适合图像的实时处理。     

H.264/AVC编码器中运动估计的低代价VLSI实现

通过对运动估计算法进行优化, 提出一种应用新型存储结构的流水线实现结构。通过采用合适的搜索策略、高效的率失真优化代价计算和插值部件、创新的存储结构及优化的数据流调度, 实现具有低硬件代价和存储访问的快速运动估计。该设计在SMIC 130 nm工艺下综合, 时钟频率可达到167 MHz, 消耗181.7 K逻辑门和13.8 KB存储, 相比同类设计具有更高的硬件效率。该设计集成在一个H.264/AVC编码器中进行FPGA原型验证和VLSI实现。 SMIC 65 nm工艺下, 整个芯片面积为1.74 mm×1.74 mm, 工作频率为350 MHz, 可以支持实时高清(1080P@60fps)编码。     

基于FPGA的CORDIC算法研究

CORDIC（TheCoordinateRotationalDigitalComputer）算法是将复杂的数学函数化成简单的加法和移位操作,因此被广泛应用到数字信号处理算法的硬件实现中。基于CORDIC算法的流水线型的正／余弦运算电路具有精度高、误差小、电路结构简单等特点。     

基于FPGA的SMS4密码算法的高速实现

在传统的SMS4密码算法中,加解密算法和密钥扩展算法都是采用32轮非线性迭代结构,笔者提出了一种流水线结构实现SMS4加解密算法,但是32个轮密钥只能通过迭代产生。在FPGA实现上,此方法牺牲了一定的面积,但速度却有显著提高。最后还对两种方法作了比较,通过时间的对比可以发现流水线方法确实能获得更快的加解密速度。     

基于小容量查找表的CORDIC算法设计

为了对流水线结构的坐标旋转数字计算(Coordinate Rotation Digital Computer,CORDIC)的实现时延和硬件资源消耗进行优化,提出一种仅基于查找表的新的实现方法,完全免除了迭代运算.该方法只需要一个较低容量的ROM表,以及对ROM表输出结果进行简单的移位运算,即可得到高精度的正弦波或余弦波输出.分别在Matlab、Modelsim以及XILINX ISE进行了理论仿真及实际验证,结果表明:这种CORDIC实现方法只需要2个时钟周期的处理延时,硬件资源消耗与其他实现方法相比也有所降低,最大工作频率也有一定提高.     

流水线结构在数据采集中的应用

从分析数据采集与监视系统的特点出发，讨论了流水线结构在数据采集与监视系统中的应用，探讨了流水线结构的几种工作方式，以及在每种工作方式下的速率和优缺点，最后提出了一种利用流水线结构提高采集速率的方案。     

堆滤波并行流水线实现结构

根据信号的广义阈值分解特性，获得了调整阈值电平的修正二叉树搜索算法，并提出一种堆滤波的并行流水线式实现结构。     

基-4FFT处理器的优化设计与应用

快速傅里叶变换(fast Fourier transform, FFT)因其高效而广泛应用于信号处理系统。文章通过分析按时间抽取的基-4FFT算法,针对1 024点设计了一款5级流水线型FFT处理器。在处理器结构中每级内采用蝶形运算单元的分时复用方法降低了硬件资源消耗;在5级连接结构设计中采用流水线技术提高算法处理速度。该处理器采用现场可编程逻辑门阵列(field programmable gate array, FPGA)进行验证,结果表明,在50 MHz的条件下,11.9μs即可完成1 024点运算,通过光电容积脉搏波检测应用验证了其正确性。