基于FPGA的IEEE1588频率合成模块的优化设计

本文介绍了基于FPGA的IEEE1588频率合成模块的优化过程,通过重新构造关键路径的逻辑结构处理流程,将核心工作时钟频率从200Mhz提升到400Mhz使得输出10Mhz的精度从5ns提升到了2.5ns,基本满足高精度需求的使用场景。     

基于SVA的FPGA接口时序验证方法研究

本文介绍一种基于SVA(System Verilog Assertion)的FPGA接口时序验证实现方法,此方法以FPGA接口下级芯片的手册为基础,将手册中接口时序条件转换成SVA断言,并且在验证运行过程中,自动监测接口信号时序以到自动验证FPGA接口时序的目的。