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一种低复杂度数字互相关器的设计及其FPGA实现 总被引：1，自引：0，他引：1
为探求信号处理中普遍存在的未知信息与已知信息相似性,设计了一种数字互相关器并用现场可编程门阵列(FPGA)构建.采用加法器级联RAM实现乘积的随加随存,多时钟控制时序,低速时钟复位高速计数器以及设定时钟占空比等.该方法节约乘法器,仿真结果表明16点复数的互相关运算仅用178个LE(Logic El-ements)和662个MB(Memory Bits),节省了硬件资源,降低了复杂度. 相似文献
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