数字匹配滤波器的递归折叠实现

针对数字匹配滤波器(DMF)的FPGA实现提出一种优化结构. 利用16位移位寄存器(SRL16E)的存储潜力,设计递归延迟线(RDL);再利用RDL抽头个数倍减而抽头样本速率倍增的特点和时分复用技术,提出DMF的递归折叠结构. 该结构以提高工作时钟频率为代价,增大延迟线的采样率以及相关运算单元的吞吐率,从而成倍降低DMF的资源消耗. 当采用1/4递归折叠结构时,资源消耗仅为优化前的1/3.     

一种低SNR下APSK载波相位盲同步方法

提出了一种工作在低信噪比(SNR)条件下,由最小均方误差(MMSE)鉴相和数字二阶闭环组成的幅相键控(APSK)载波相位盲同步方法.给出了载波相位同步环路的参数、采样速率匹配方法及其定点优化实现方案.与盲同步中常见的判决引导算法相比,MMSE鉴相算法无需符号硬判决,对符号误判不敏感,因此具有更大的鉴相范围,降低了相位模糊的重数;运算量虽较大,但可以采用查表法克服这一缺点.     

用多码元累加择大判决法快速捕获PN码

针对短帧突发模式下,直接序列扩频(DSSS)系统短时间内以高检测概率捕获PN码相位这一矛盾,提出了一种数字匹配滤波器(DMF)非相干PN码快速捕获算法.在传统的择大判决法的基础上,用多码元累加单元取代逗留验证单元,从而不再需要估计信道,并提高了捕获速度.分析了该算法在QPSK-DSSS系统下的捕获性能以及频差、信噪比、扩频比等因素对检测概率的影响,实测结果证明了该算法可以在宽信噪比范围和一定频偏环境下实现PN码的快速捕获.     

跳频系统中Turbo码译码器的FPGA实现

给出了跳频系统中Turbo码译码器的FPGA(field programmable gate array)实现方案.译码器采用了Max-Log-Map译码算法和模块化的设计方法,可以对不同帧长的Turbo码进行译码.在Xilinx公司的FPGA芯片xc3s2000-4fg676上实现了帧长可变的Turbo译码器.在帧长为1 024 bit、迭代5次条件下,该译码器时延为0.812 ms,数据吞吐量为1.261 Mbit/s.分别在高斯白噪声和部分频带噪声干扰两种信道环境中测试该Turbo码译码器的误码率性能,在部分频带噪声干扰中使用了AGC(自动增益控制),结果表明,AGC有效提高了译码器在部分频带噪声干扰下的性能.