单器件时钟负载限制竞争RAM锁存器设计

提出一种新型RAM锁存器, 通过引入并行充电支路, 可避免开关电流和充电速度之间的矛盾。与传统结构相比, 新结构不仅能提高充电速度, 而且能降低短路功耗。 此外, 新结构中时钟负载只有一个MOS管, 能有效降低时钟功耗。 Hspice仿真结果表明, 新的RAM n-锁存器和p-锁存器速度分别提高12.8%和25.5%, 功耗延迟积分别降低19.8%和26.9%。     

一种基于FPGA的通用卷积神经网络加速器的设计与实现

针对卷积神经网络中算子众多、网络结构变化迅速的特点，本文提出一种基于现场可编程门阵列(FPGA)的较为通用的卷积神经网络(CNN)加速器，可适应多种应用需求、达到较好的加速效果。该加速器采用专用的CNN指令集，可通过软件编译网络来生成指令，控制硬件灵活地实现多种网络的推理工作。在设计上，该加速器有如下几个特点：第一，采用状态握手的控制方式，让各个模块能够并行执行；第二，对FPGA的DSP进行拆分，成倍的提高计算资源；第三，通过片上RAM乒乓的方式，进一步减少MAC等待的时间，提高利用率；第四，采用类脉动阵列的形式，让工程的时序更加收敛，主频进一步提高。另外，本文还对第1层卷积以及平均池化等特殊算子，进行特殊支持来进一步提升运行性能。本文在Xilinx Kintex-7 XC7K325T FPGA上进行了实验，核心加速引擎可工作在200 MHz,卷积MAC阵列峰值算力为0.8TOPS,能效比达到63.00 GOP/(s·W)。对于YOLO V2网络，它的平均MAC利用率为91.9%;对于VGG16网络，它的平均MAC利用率为73.5%。