RS(15,9)编码器IP Core的实现

RS编码器IP核设计的难点是提高编码电路的编码运算速度。采用基于多项式乘法理论的GF(2”)上4位快速有限域乘法的方法，提高了编码电路中乘法器模块的运算速度，并对传统的编码电路进行优化，从而解决了运算速度慢的问题。使用Verilog HDL语言和Verilog7．0软件，设计了RS(15，9)编码器，通过仿真及软、硬件验证了设计的正确性。     

基于分频算法的VQ码书生成方法

提出一种简单有效的VQ码书生成的分频算法。该算法将图像分割为高频、低频两部分，在高频段采用阈值比较的方法，在低频段采用分块提取的方法生成VQ码书。实验结果表明，该算法生成的码书通用性较强，在码率为0．625bpp的情况下，重构图像的峰值信噪比为23．20～32．24dB，性能优于其他方法。     

USB2.0中CRC码的并行算法及硬件实现

基于CRC检错原理，针对USB2．0协议规定的要求，研究了一种通用的CRC16并行算法及硬件实现。该方法适用于不同的CRC生成多项式和不同的并行度，尤其对并行度大于8位的高速系统的CRC计算。与常用的串行算法及查表法相比，该方法使电路的硬件实现比较容易，提高了电路对数据的处理能力，减小了时延，具有现实性及优越性。