基于FPGA的曼彻斯特编码DSG的设计与实现

利用可编程门阵列(FPGA)技术的可重构性与灵活性,设计实现了一种数据率可调、具有曼彻斯特编码功能的数字信号发生器。该信号发生器结合了数字信号发生器和曼彻斯特编码的优点,弥补了信号发生器不具备曼彻斯特编码功能的不足。该系统采用硬件描述语言VHDL进行设计,使用Quartus II 8.0进行综合布线,最终适配到DE2开发板并用示波器等设备进行了验证测试。整个设计硬件结构简单、占用逻辑器件资源少、可靠性高、灵活性强、适应性好,具有一定的理论价值和应用前景。     

基于FPGA的IMA-ADPCM 编/解码器的设计与实现

 详细研究分析了IMA-ADPCM算法原理及其实现过程,利用FPGA资源消耗低、灵活性强、速度快、性价比突出等优势,使用VerilogHDL硬件描述语言设计并实现了IMA-ADPCM编/解码器.该编/解码器通过了Modelsim仿真测试和Cyclone Ⅲ、Startix Ⅲ、Spartan 6以及Virtex 5等不同系列芯片的下载验证,确保编/解码器的正确性和稳定性.整个设计充分利用了FPGA芯片的资源、硬件结构简单、可靠性高,具有良好的应用前景.     

一种片上可配置安全网络适配器的设计与实现

 为了满足当前高速网络传输处理中安全性与实时性的要求,以AES-128/192/256算法为基础,设计了一种采用流水可重构技术的AES加/解密IP核,并通过SOPC技术将该IP核、Nios II处理器、网络控制器等功能模块与外围设备进行集成,实现了一个可根据具体应用资源多少与安全系数要求而灵活配置的片上网络适配器.本设计采用硬件描述语言VHDL设计,利用Quartus Ⅱ8.0进行了综合与布线,最后在DE2实验平台上进行下载测试验证.整个设计硬件结构简单、安全性高、运行速度快、灵活性强,可被广泛应用于网络信息安全领域.     

基于FPGA的可配置伪随机序列发生器的设计与实现

 设计实现了一种数据率可调,m序列级数可配置的伪随机序列发生器.该设计在线性反馈移位寄存器基础上,通过线性反馈函数来产生模最长的m序列,并利用FPGA的可重构性与灵活性,采用硬件描述语言VHDL进行设计,使用Quartus Ⅱ 8.0进行综合布线,最终适配到DE2开发板用示波器等设备进行了测试.系统设计具有结构简单、安全性高、运行速度快、灵活性强,可被广泛应用于网络、通信、信息安全等领域.