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提出一种差分型鉴相／频器(PFD),此鉴相／频器可以大幅度降低死区现象,并且可以避免UP和DN信号同时为逻辑高电平,从而减小电荷泵电流失配对整个环路的影响,降低环路的假频效应．这种差分型PFD在高速、低抖动、低假频PLL中有着广泛的应用．该电路基于Chartered 0．25μmCMOS工艺,并用Hspice进行仿真,仿真结果表明,该PFD死区小于20ps,并且可以大大降低VCO控制电压的纹波． 相似文献
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