单管单元4096位MOS随机存贮器的设计

本文提出一种单管单元4KRAM的逻辑设计。借助于计算机的模拟计算,对于读出放大器的设计作了一些改进。读和写操作是通过两条公共的数据总线进行的:其中一条联结32个奇数列,另一条联结32个偶数列,用一个公用的主放大器把数据输出。配置一个祗受单一内部时钟控制的数据输入电路。 工艺上采用局部氧化(Ⅱ)技术。与局部氧化(Ⅰ)技术相比较,在热氧化过程中,场区离子注入扩展不到有源区,消除了对小器件的阈值电压和对于衬底电压的灵敏度的影响。结击穿电压也有明显的改进。 芯片面积为3.7×3.9mm~2,测试结果存取时间为400ns。平均功耗小于300mw。     

5μm封闭硅栅高速CMOS电路

本文报导了沟道长度为5μm的高速硅栅CMOS电路,门电路平均延迟时间为10nS,触发器最高工作频率为30—40MHz。文中给出了CAD模拟计算结果和工艺措施,对高速CMOS电路作了初步研究。